PLL 的實現方法?

kolong

請問cpld可否能把一個input的frequency倍頻....
$ ~% L  R& R6 ~) e$ l7 Q$ p倍頻是否只能用PLL的方法?
& j$ F$ h$ J) M# g6 d' [5 h最近遇到這個問題...想看看各位的看法..

tommywgt

答案是可以的, 只是就以成本來看的話划不來而已

kolong

用cpld的話...
effort會有多大呀....有沒有一個概念的數字
另外...如果input的頻率很低(60Hz..)...
cpld還是有可能做到嗎...
) a2 _, i' F1 t: l因為問過代理商...是沒辦法supprot那麼低的頻率...嘻嘻

[ 本帖最後由 kolong 於 2007-3-17 06:20 PM 編輯 ]

tommywgt

你可以上中央圖書館查一下, 有一篇碩論論這一件事.
. q- h+ q& O9 `  Y
+ {1 e5 |0 M+ r% Z. f! i- ?( m輸入頻率是60的話, 很明顯的是想拿市電的信號來倍頻吧, 如果只是要一個也許不是那麼準的clock source的話, 該有更簡單的方法才對

kolong

不是要用市電的信號...
% U% F8 W1 b% ^  q# G: i0 L是要用panel裡面t-com的v-sync來同步led driver...
/ E# k/ `4 T& N% N( m& Y4 B. V所以不是clock generater的function..
4 |% o: v& d5 s7 |$ {( }  ?目前我是想用cd4046...不過filter方面就傷腦筋了...

tommywgt

如果你能講的更詳細點的話, 也許可以幫上忙也說不定

kolong

搞了二個禮拜的CD4046 (PLL)..還是覺得無解....
我的function如下..
用60hz的frequency去產生2.457Mhz 的frequency...
: X6 _3 Q5 Q1 c2.457Mhz是要給LED driver當clock input用的...
這樣LED driver所產生PWM才可以跟V-sync同步...
$ l( d" d+ q  d& J8 h0 L7 B現在遇到的問題有下列幾點..
$ a4 E  I0 i6 X6 j1. 60Hz要產生2.457Mhz.....60*40950 = 2.457Mhz..
( n/ B! I% C" p7 ~- ^* S   因為40950實在是太多倍了...這樣VCO平均一個level大概只有不到1mV...
   noise就比1mV還大的多了...
2. 60Hz實在是太慢了...所以不可以用被動式的filter..只能用主動式的(就是用op啦)
   按照datasheet的公式..所算出來filter的R跟C..只能當參考.. (果然..類比的東西都要靠經驗)
- e) Q3 v, C+ r* I$ R- ^' E9 {0 S   實驗了一個禮拜.總算感覺filter有在動,不過目前還是有一些問題還搞不清楚..

. ]$ b7 T' i' l* g0 ^不知各位大大是否還有其他的idea可以實現這個function....(用60hz去產生2.457mhz)

tommywgt

如果你還是想用CPLD的話, 不介意的話留下連絡方式我找人幫你如何?

ssejack1

個人看法:
2 Q% j, s+ U' c4 v2 R" u# k  M/ J將 sync. signal 當成 enable信號, CPLD 內部電路用 OSC 產生工作 clock 信號源,藉由 sync. 來  enable 應較容易實現吧!?

kolong

其實用PLL產生2.457MHz的clock給led driver
) c8 [! b- A1 [: y. g5 x! x5 b最後所產生的pwm還是跟v-sync不同步啦...
所以現在改變做法...
! X. ?5 W) B5 m2 c9 j" a7 R; s直接用60hz產生600hz的pwm...
duty就一直去sample  led  driver的pwm就可以了..
6 [# Z$ F7 }. [- `目前60hz-->600hz已經ok啦...剩下的就是去sample led driver 的pwm..

9 A, r) V: |& z( }感謝各位先進的幫忙呀

" ?2 F7 j0 |- {; i. m4 k/ {另外...想做一個shift的function..
, d! p& b# f& g% V/ }led  driver的pwm進來...送出去的pwm要shift 60度或120度..
是否有比較簡單的想法呀...

tommywgt

如果倍頻是成功的, 那phase shift就只是調整cycle中的1->0, 0->1的時間, 不是嗎?

zanthia

如果 jitter 要求不是很嚴格的話,
" H: |, n; V! J利用 74297 的電路來參考 60Hz 或許可以;
; H- m& ^& i/ O$ O0 k4 nDCO (ID counter) 跑在 2.457M * 32 對 CPLD 應該是很容易作到...

kolong

原帖由 tommywgt 於 2007-4-16 02:14 PM 發表
如果倍頻是成功的, 那phase shift就只是調整cycle中的1->0, 0->1的時間, 不是嗎?

+ K. y+ F) P) M想法是這樣沒錯啦..
以2.457MHz的clock來說...
你會需要12bit的counter來數high是多少跟low是多少..(因為pwm的duty是會變的)
shift-->one counter
4 K. A7 b! v4 [' C( Fmemory high-->one counter
+ i4 x& {) h; R" i1 m, fmemory low-->one counter
我目前是要用到四個counter...
+ J$ H2 a+ F" O+ G不過這樣做起來感覺很不好...
! M6 r% y0 D$ l6 R: Q
9 w" L& n, d! N$ A' M6 y而R G B各要一組shift..
128microcell已經被我寫爆了...唉....
0 n' h# }- t/ a
, x, \) c' o; W: _8 T3 a其實光是寫同步的的code...128microcell就已經被我寫爆了呀
  @5 e+ [( k( t* z  @* V2 b/ U(目前是用lattice的 iM4A5 128/64)
7 ~/ O% e$ Y5 t0 n( ^7 f' p
所以才會問各位先進是否有其他的想法.....

tommywgt

128microcell在一般的應用可以放一大堆東東也...
: v6 l+ f3 P" w你的design很大嗎?

tommywgt

也...回到你回的問題...
$ W* ]* S: H2 ?$ s% Z要做phase shift可不用改到duty cycle啊...

kolong

原帖由 tommywgt 於 2007-4-23 04:30 PM 發表
也...回到你回的問題...
要做phase shift可不用改到duty cycle啊...

6 u- a* p2 [) ?; ~1 @( j0 n其實我shift要做....duty 也要改..
& h- v! x, M2 Z: x# O6 p$ ^3 y. X所以才需要那麼多的counter...

tommywgt

願意把所有的規格列出嗎?
3 E. X+ z" U2 S" X) s/ y也許可以放到64 micro cell也說不定...

kolong

RGB三組pwm要用到12bitx3
8 l  W. ~; y; [$ B0 ooutput也要三組RGB 12bitx3
( |: |! D" c0 {( H3 h' ?3 l 同步需要一組12bit counter

$ O, h# ~% f* S1 ~  q5 q' r其實我用到的reg..大概就要180個了
0 X2 ]9 ?* `9 U/ ]% G所以64 microcell是不太可能啦...

eject

問一下下...
+ ]: H, ?5 O$ T/ o" z
你有HSYNC可用嗎? MODE 有固定嗎 ?
有的話至少已經上 KHz
  o. n% n+ P. `5 c7 M1 \而且就倍數來說一定也會跟VSYNC同步吧

kolong

原帖由 eject 於 2007-6-8 07:19 PM 發表
問一下下...

( |! }' b9 V% _你有HSYNC可用嗎? MODE 有固定嗎 ?
7 Y  ~+ _, C. o3 _0 C0 O3 p1 |8 A有的話至少已經上 KHz
而且就倍數來說一定也會跟VSYNC同步吧

% s+ x3 n. y6 L  h
是有H-sync啦...
& [8 @. C- j5 J4 e. w# {2 N不過不能用h-sync來做...
因為用h-sync來當triger所造出來的訊號不一定會跟v-sync同步.