PLL 的實現方法?

eject

... 這樣說吧
如果有 PIXEL CLK 就用它除頻
& V" X" k9 }+ D+ }: e如果有 HSYNC 就用它倍個幾次

因為 PIXEL(DOT), HSYNC, VSYNC 之間有一定的倍數關係
+ M( r' o( C3 X7 f% @如
" O3 ~8 s4 Y4 S; K  l! V   640x480@60Hz => 25.175MHz (39.7ns)
) R! _. [/ d' ~; t# K  V6 T   DOTx800=HSYNC, 39.7ns x 800 = 31.469us
   HSYNCx525=VSYNC, 31.469us x 525 = 16.52ms (60Hz)
所以這樣的CLK一定會和VSYNC同步 (詳見VESA Monitor Timing SPEC)

& I# W  A- g# j1 `- [2 X' H, F接下來如果要VSYNC時不出CLK.. 那就用個AND閘吧 (看你用哪個MODE, SYNC有High或Low)
( F2 L* G+ f: }, x
2 h/ K/ v! I3 ]( b7 n  q1 d, X還是我想的清況和你不同呢?

tommywgt

這樣子做出來的phase error會很大也, 要先看規格的要求一下下

kolong

原帖由 tommywgt 於 2007-6-11 03:02 PM 發表
+ u' B0 T1 Q  c( z2 `這樣子做出來的phase error會很大也, 要先看規格的要求一下下

2 W0 p9 q' B" @; ~1 o0 ?+ Z$ \

3 m2 ]2 O9 U  ?; l0 h, }# B
嘿嘿....沒錯..
所以我現在還是用60hz去產生600hz..
另外一個原因是因為客戶只會給我60hz的訊號啦...

tommywgt

不過我還是覺得也許會有更好的方法來設計這個東東的, 所以才會說介紹個人給之類的...哈

tieyuhsun

//可直接透過synthesis  tool用於PLD，FPGA不可 LUT delay則要採其他方式。
//所有註解都要保留

/ u' T" D4 X. e6 X6 o" ^`timescale 1 ns / 1 ns
module xclk(sclk,ena,set,outp);
5 v5 w1 N  r5 d

  d; C: ~$ h) p7 v
3 E& d2 ~9 x  r/ A+ e. a0 Cinput sclk,ena;
input [1:0]set;
output outp;
2 [: _8 m5 N3 }$ c( \
wire outp;
* i+ }1 f( r, f6 I4 b; t


/**** Node preservation for nodeA **************/


- f5 |) r* ?7 O# B//exemplar attribute nodeA_5 preserve_signal true

  A% C4 o, L2 V0 }+ R. {//exemplar attribute nodeA_4 opt keep

0 A5 e' z7 K8 \& l0 e1 v/**** The following comment form also works ****/
) `' p$ ?! \$ L5 l  u: Y" y5 ]
//exemplar attribute nodeA_3 preserve_signal true
& x+ U! H0 t4 F* u* y3 [
7 l1 b! L3 J) x. v//exemplar attribute nodeA_3 opt keep
. g/ h# c$ P8 N, q
/**** The following comment form also works ****/
2 X- A' E; s( b5 G% t6 d) v
! ?9 p' ]4 N; `: i% \6 j/ u//exemplar attribute nodeA_2 preserve_signal true

& z, Z  z( w5 v* L, t7 v* m9 d$ |//exemplar attribute nodeA_2 opt keep

/**** The following comment form also works ****/
8 w, |: K2 }; Z& ~0 t. R, j' r) q
//exemplar attribute nodeA_1 preserve_signal true

8 u# e0 k( s: c0 V# E//exemplar attribute nodeA_1 opt keep

! o" A" {  t+ ~$ E0 r& `
/**** The following comment form also works ****/

/*exemplar attribute nodeA_0 preserve_signal true

exemplar attribute nodeA_0 opt keep*/
* n, R8 O) |( K) R& v1 o1 U4 G

3 p, `, N. `" P4 r
. `6 I  J' G& W



+ \9 @  A; z3 Z0 I
- I1 R) R# N8 s& l6 C# i3 z' G

2 I0 t) Q. l3 C6 \, pwire nodeA/* synthesis syn_keep=1 opt="keep"*/;
wire nodeA_0/* synthesis syn_keep=1 opt="keep"*/;
wire nodeA_1/* synthesis syn_keep=1 opt="keep"*/;
wire nodeA_2/* synthesis syn_keep=1 opt="keep"*/;
wire nodeA_3/* synthesis syn_keep=1 opt="keep"*/;
wire nodeA_4/* synthesis syn_keep=1 opt="keep"*/;
# C0 z, M8 \4 `1 Q/ p
assign#1 nodeA_0  = sclk & ena;
+ T1 C5 `- C! x) z; p2 C% |
! E8 X4 q& s5 O* C4 H! xassign#1 nodeA_1 = ~ nodeA_0;
assign#1 nodeA_2 = ~ nodeA_1;
assign#1 nodeA_3 = ~ nodeA_2;
# ^; z/ t9 z& S& l9 c8 g" T- \assign#1 nodeA_4 = ~ nodeA_3;

$ I, y: Z. R+ {8 ^3 B0 E9 Ereg xout;

always@(nodeA_1,nodeA_2,nodeA_3,nodeA_4,set)
  casez(set)
  S, d' k. T+ W+ [+ E    1: xout =#1 nodeA_2;
    2: xout =#1 nodeA_3;
    3: xout =#1 nodeA_4;
! V0 T/ }+ R: l4 f    default: xout =#1 nodeA_1;
  endcase
" }2 ]9 Z/ i9 w& s2 K7 C/ i  
/ k: S0 w4 u5 z5 d  A1 L& m% iassign#1 nodeA = xout;
8 A) M. P. [) F3 C% Y( l% O$ Dassign#1 outp = ena ? nodeA^sclk : 1'bz;
+ `) x# c3 T% X( G' a' o/ S
- q% q; Y( _0 S% Xendmodule
0 F% }* D6 L9 \; ^1 o9 V

' Q7 G# b& G; V
: R9 r( L- s1 M/ q# Z& B  T4 R`timescale 1 ns / 1 ns
module xclk_tf();

- j; w; |( F2 l. ^0 o2 A. K/ S// Inputs
+ Q/ V  H) f/ E: z/ d/ y+ B    reg sclk;
' y+ ?& b, m" i9 l    reg ena;
    reg [1:0] set;


) m) F9 V# R3 s% U  ]3 S. H! s// Outputs
$ `, p$ [5 |2 V    wire outp;
- G) C1 @  _9 Q/ n6 J
7 E1 k  N  v: f! L- ^" h" |
. @$ s2 ~0 @* L& d4 N! A" Z: g9 x8 o. [
    xclk UUT (
# _( R7 N; i1 O, C2 K' d9 m/ H- c        .sclk(sclk),
- G  H2 K# y4 i1 l( V3 q# Q        .ena(ena),
0 I0 R$ _* F* `        .set(set),
$ W5 s* I! i* q7 w, [! `        .outp(outp)
        );
. p3 c+ H9 n2 p* |9 J

  B# I; R8 ^- x9 ~  j
    initial begin
& f: N+ g2 L; {/ Z. o) E2 z0 v+ \0 P            sclk = 0;
            ena = 0;
# d/ b  j$ @; T4 K            set = 0;
) Y% X5 a7 Z  C8 W$ m2 c1 n    end


4 y: z# z" ^  I( e. [  ialways# 5 sclk = !sclk;

initial begin
# f/ a( S3 G. u" K: x' M        #100
          ena = 1;
        #2000
          set = 2;
& p0 D: s2 F9 v5 G5 ^$ w        #2000
          set = 3;
& d8 b; S' n' R9 D& J: {  #2000
  $finish;
$ y+ H4 r% A% X, K3 P# ]: Hend
endmodule // xclk_tf

tommywgt

這個有趣了
有simulation的waveform嗎?
$ W, E- q% i9 T  X示波器量的更好~~~^^"

tieyuhsun

有附 test bench
確實可用！ 已實驗過，但我不會貼圖。
只要略加修改即可實現。

kokonut

請問一下你是要控制LED在顯示方面的應用嗎??
+ T5 {# D: h8 a4 i; }
% P$ u6 T; z$ n可以和你討論幾個問題嗎??
0 l$ L( B8 j, O8 g, {5 S1 ]
3 @6 k- C2 H4 _* g* D* S方便留MSN嗎??
4 B* n* m# g; n
感謝

kolong

沒錯...
9 t6 J) F" f& Q  K% m* y是要用在LED Backlight的....
其實有問題可以在這個帖子直接討論..
4 `% V  |( v3 M  Z這個沒什麼秘密啦...
7 A* Y( {3 f$ D6 m% m因為我已經申請專利了.....

yoyo20701

嗯~~大大解答蠻詳細低~~~多謝喔~~~小第在研究看看~~~~~~~��