PLL 的實現方法?

tommywgt · 發表於 2007-3-17 12:32:25

答案是可以的, 只是就以成本來看的話划不來而已

tommywgt · 發表於 2007-3-18 12:42:19

你可以上中央圖書館查一下, 有一篇碩論論這一件事.

輸入頻率是60的話, 很明顯的是想拿市電的信號來倍頻吧, 如果只是要一個也許不是那麼準的clock source的話, 該有更簡單的方法才對

tommywgt · 發表於 2007-3-23 08:38:34

如果你能講的更詳細點的話, 也許可以幫上忙也說不定

tommywgt · 發表於 2007-3-30 10:19:15

如果你還是想用CPLD的話, 不介意的話留下連絡方式我找人幫你如何?

tommywgt · 發表於 2007-4-16 14:14:29

如果倍頻是成功的, 那phase shift就只是調整cycle中的1->0, 0->1的時間, 不是嗎?

tommywgt · 發表於 2007-4-23 16:18:35

128microcell在一般的應用可以放一大堆東東也...
你的design很大嗎?

tommywgt · 發表於 2007-4-23 16:30:00

也...回到你回的問題...
要做phase shift可不用改到duty cycle啊...

tommywgt · 發表於 2007-4-24 10:25:35

願意把所有的規格列出嗎?
也許可以放到64 micro cell也說不定...

tommywgt · 發表於 2007-6-11 15:02:01

這樣子做出來的phase error會很大也, 要先看規格的要求一下下

tommywgt · 發表於 2007-6-20 13:39:55

不過我還是覺得也許會有更好的方法來設計這個東東的, 所以才會說介紹個人給之類的...哈

tommywgt · 發表於 2007-9-10 14:49:50

這個有趣了
有simulation的waveform嗎?
示波器量的更好~~~^^"

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