很怪的layout的錯誤！

wlyi0928

能否請問一下...您看起來是在學校使用CIC提供的佈局及驗證軟體,不知道是這樣子嗎?
7 w* z+ i; J/ f2 Z6 _又,請問您是用哪種製程呢?

# [" |) [' p4 O. i看您貼在這裡的report,感覺上Calibre LVS並沒有跑完,
因為這兩行:"ERROR:check aborted due to pwr/gnd problem; see report file : VCO_test.lvs.report
+ {7 ~( Q! r: v2 ?' E/ B) p4 k; t                 ERROR:check aborted due to STAMP discrepancies ; see report file:    VCO_test.lvs.report"
3 Q. ?$ K; z, \, y$ V, m都顯示了check abort的訊息.
+ J8 `" b/ ?1 M3 J0 d+ I/ A另外,在extraction errors and warnings 也看到與gnd相關的錯誤訊息,
老實說,我大概有往一些錯誤方向做猜測,只是可能需要更多資訊才能找出到底問題出在哪裡.
若您是使用CIC提供的TSMC 0.35um, 2P4M Polycide製程,
* B" w2 g6 f8 K. e" X) h且若是您方便的話,是否能請您把該電路的gds file,用來驗證的Calibre LVS command file,和電路的netlist file寄給我,
2 e1 w: q( j: {: n0 m" [那麼我或許能夠幫你轉gds file進來看看問題在哪裡, 再給您回報, 不知您覺得如何?
1 G4 k4 }0 C& F- P
7 [; H& d2 i  m8 }2 k+ x/ s+ S若您使用的並不是以上我所提到的由CIC提供的製程,
那...我再想想辦法,看如何能提供你關於此問題的解答.
4 d/ I! x$ t4 N0 _" A' e
. E  h4 j3 v6 Z* j! O嗯...我不知道在這裡留下我自己的email address是否會違反版規,
. l' @2 E( q- q5 R所以我暫且不留,若您覺得我以上的提議可以接受的話,
$ ]& q; y, U& o8 h- E: u請您再留言告訴我,或許我再看用什麼方法私下給您我的email address.
; w6 A/ t7 w: N希望能對您有幫助.
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2 x6 Z7 S7 K4 Y$ E  A) lp.s. By the way, 我現在是學生,之前曾在業界服務過約兩年,因此在Layout及Layout Verification方面的能力雖然不是頂尖,
+ x7 g, O+ ^- Z但至少目前我在學校實驗室裡還沒有遇到我不能解決的問題.
' D) `# B  t' _0 \+ }另外,我想您也不用擔心您的電路資訊會被洩露出去,我只是純粹想看看有什麼地方可以幫忙您的而已.
當然,若您的問題已經獲得解決,那樣當然是最好的了.
祝您順利!!