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回復 #17 happpyend 的帖子
$ v$ C$ J! M1 Z: ^+ b(1)
* f& M5 _/ @: r& T3 v! bERROR: Error in board description file (step device/TAP)
) s# ^" E& Y/ ~2 W+ g Q
' ^+ t" e: J# X* J$ E: i J. n, C指你的board file .brd寫錯了, 無法對映到硬體實際JTAG scan chain架構5 n8 ~3 V5 M7 t/ r+ w( ^$ i) b7 c0 F
( K1 V" P. y" n
(2)
- e' \% e& H, E利用procards utility燒image到JATG與memory mapping無關
! v5 B6 P1 Z: e$ V) X1 P* ~
6 z+ K& C2 b8 U g: ?7 b) {* q(3)2 i3 c% f7 ]+ o5 f7 P
4.3 Configuring the FPGA from flash的資料是利用switch S2來決定兩件事
" _+ c+ b, Q+ }2 f) _1 Ca. boot時FPGA從PROM中load那一塊image! a4 B/ j% w k7 v1 D7 R+ L: t
b. FPGA在memory中的address配置2 r/ z& Q% G v! \! S8 s2 J
1 `+ o. f* ]& b$ d
(4)
) ?- F" {) m/ o6 T7 L. _+ nStep3TAP = 後面填的是這個scan chain中, 現在所看的device所對應的TAP controller編號
- ?% m3 o* o8 D1 }Procards utility的pdf多kk就懂了
# ~$ q: w( w' {+ d, P) g& a
5 q& C; H8 a, T; E k/ t(5) FPGA start clock設定是利用ISE在implement出FPGA image的一項設定, default是cclk
2 _/ N7 g" L# v h r( d當你產生的image是要直接寫進FPGA中的configuration sram中的話, 設為JTAG, 因為現在是透過multi-ice/realview-ice的JTAG clock作為寫入動作的clock參考.0 ]# k# {& [. f& f1 J
當你產生的image是先寫到PROM中, 在開機時才由FPGA去PROM中抓時, 設為CCLK, 因為這時從PROM
! p9 o8 i9 f: K. g, g中抓, 不論是Master serial或Slave serial機制, 都會用系統中的clock作寫入的依據8 ^' C9 s* U" A. ]
8 a, ~! a$ U. l x5 l) s
(6)
* K9 Y5 K( E6 |4 J9 e7 b你的癥結點在於brd file寫錯了, 另外, 有些基本功看來欠缺的有點嚴重, 建議你基本功先練好.4 H& v3 y* T) r
* Q( P' {7 r5 r- k1 w
board file的寫法去找有到cic上過MP-SoC Prototyping and Verification的同學借講義看, 裡面有寫到 |
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IP卡
狗仔卡
發表於 2007-5-22 14:39:37
顯身卡
樓主
發表於 2007-5-22 19:05:00
