標題: CIC支援Web介面模擬加速器的SoC/IP設計快速雛型驗證平台 [打印本頁] 作者: masonchung 時間: 2007-5-27 12:44 AM 標題: CIC支援Web介面模擬加速器的SoC/IP設計快速雛型驗證平台 隨著設計複雜度的提高， 實現電路所需的 / C% [* i7 O+ ?/ E* o) v閘數隨著增加，伴隨所需之輸入測試樣本也就越0 D% |! A& y8 H/ v, T. h4 X5 P- r1 I
多，而如何在短時間內完成功能驗證(Functional , `$ h5 G& q Z6 b7 |, z; c* R0 qVerifi cation)就成為整個設計流程的關鍵所在。傳統 P! ]0 D, `7 c- r6 ]. P
電路設計功能驗證方法是以RTL電路模擬軟體為基 }. A- \; Y' Q4 W/ d
礎。但隨著設計複雜度的增加，傳統RTL電路模擬7 D: D ?$ o" E1 U" h# {, n2 `8 H
方式需要用電腦去計算更多的邏輯閘，需要更多的4 K) }0 R" t& d7 M/ n+ l3 J
模擬時間，以致於模擬驗證成為整個設計流程中最 3 ?+ F, n N' _# D; O i費時的一環，進而成為設計流程的瓶頸。國家晶片! ]5 G0 T3 v t; R
系統設計中心(CIC)為縮短SoC/IP驗證時程，引進了 ! N9 _ a X) h' @Aptix公司之System Explorer-MP4CF硬體仿真平台$ ~2 ]! u' |, X, ]9 ?4 V" }) o8 a# U
作為模擬加速器(Simulation Accelerator)，以提供 0 A K, J+ v6 q+ H更有效率的雛型驗證仿真平台。該SoC/IP雛型驗證 ' d6 Z' Z o- ^: Q仿真平台功能雖強大，但操作流程卻需整合了眾多 + L, Y/ @: Z& h0 n4 p- X9 t- E7 O/ e: o
4 u* o0 S9 m$ w7 U% V[ 本帖最後由 jiming 於 2007-7-3 10:58 AM 編輯 ]作者: _eric 時間: 2007-5-31 09:29 AM
what's the attachment? paper from CIC? I wanna down it作者: sieg70 時間: 2007-5-31 03:14 PM
what what what what what what what what? 5 j0 P8 @" b' ]) Q3 U# [$ _) e9 x% C% x) u [3 ]( w
看來附檔是國研院刊物的技術報告了 * |& z, m5 j' R# h# \+ I+ }. V. `! F# h
主文是講 Aptix 這一台掛掉一半的平台# R9 d3 [ R5 k2 m8 V
雖說可以用來作系統驗證, 不過, 感覺還是不如ARM原廠給的 Integrator或是Versatile platform方便6 q0 x5 g) W: q5 a! K B' m& c
+ a: L8 m) Y* `主要特色是能擴充其FPGA模組, 用N棵FPGA模組去驗證一個百萬gate數的IP3 x9 C1 |; O2 X) G J& F
提供了一個軟體可把這個IP給partition到這N棵FPGA8 h/ p% z3 l* v E
但整個design flow還是要靠ISE及FPGA synthesizer才能work, y1 n" y, U6 k& R6 E; H, D. a& ?
整個flow感覺有點勞師動眾的 % n& ^ }) b/ C ; G3 u( I0 r6 ^. t* p* h$ A但若設計的IP真有那麼大也不失為一個選擇) x. I3 Y @( J) `) _6 L& u% F
9 T- E! l. [ D N- Q1 P8 D* n只是在現在FPGA容量越作越大, Aptix上的FPGA模組記得是用Xilinx V2系列 ) c% R$ ^( r r. P: e所以去學這東東的價值就很值的商確了 6 a- _2 q( e9 O2 Y. B+ W 4 Z K2 n, T1 Z5 V9 M[ 本帖最後由 sieg70 於 2007-5-31 03:22 PM 編輯 ]