在Layout時最花時間的工作是....

Winters

目前我只是學生，做過的LAYOUT數量也很少。
所以這只是我個人的看法嚕，我覺得LVS的Debug最難。
因為如果是DRC或許有時候會顯示出錯誤的地方，但是LVS只能慢慢看Report檔
" r. @8 l+ T7 P5 b這個對我而言真的是滿辛苦的工作。
- a9 G  m; {) `6 |6 P$ |不過，找出BUG並且解決這種感覺，真的是爽阿。

stu0804

我認為在layout過程中,比較麻煩的地方是在子電路要組合成大電路時,排列所花的心血是滿多的
2 s9 @: `/ r4 n,排列的好不好關係到子電路之間的走線,DRC ,LVS ,算是在過程中比較簡單的一環,DRC熟練
: ?- V) X# v& U2 E: O( Xdesign rules 錯誤就不太容易發生,LVS則是接線的問題了

peihsin

我個人覺得溝通及排列是最花腦筋的,
- ]' ~. b7 L( f( G+ a/ Q9 F2 r像零件的限制及板材的限制
都會有所影響

bjic

个人觉得在layout最花时间和精力的应该在正式layout之前的准备工作
这些准备工作包括design rule 的学习，充分了解客户的意图。再就是我把placement也放在准备工作当中，很关键的一步
placement对后期layout是否顺利起很大作用，placement根据自己的经验，还要考虑客户改版的问题。
, @0 f! }' P/ z由不到之处请指正

skeepy

個人覺得的是排列,從block內的device排列就可以
看出這個block是扁是瘦,進而要思考對週邊其他block
的影響,也會因此考慮到chip的整合.

yuching67

剛入門時我覺得排列零件是最頭痛的
  b" S; F! R5 P! C9 N) g% Y( w但日積月累後會漸漸順手,之後所遇的問題
會因產品不同lay法也不同,現在的產品變成是
) i7 ~* ?) D3 A$ Q拉線是的的惡夢啦...

superfool

我是剛入行的新手，還不太了解這些具體的東西
希望能跟各位大大多學習學習

lli3793

元件有 pcell, 連綫有 line, 就是劃 well，最讓人頭疼
有沒有什麽好的辦法？

reincarnate

我覺得一開始在 做DEVICE 跟 placement 可能會比較花時間吧

7 K) T; u! j% w8 e4 [9 o像是一開始在做DEVICE..如果有舊的電路可以參考
' ]! Y; O. e8 N$ e
甚至可以直接套用 那當然是省事的多
* k$ _. k! P4 @1 V0 B3 ^
否則 還是一個個去建 感覺滿麻煩的^^"

$ ^6 {1 j; U, w. E. V3 K8 g# c) O而 元件排列這方面...

1 p( ~4 h/ G: j考慮到 拉線的便利性 面積大小 以及 電路特性等等問題

要是電路看不多 經驗有點不足
1 q' `6 ]! a. `' d' Y& {& C7 I3 [
在排列元件上 或許會比較花腦筋吧~

Oo海闊天空oO

我個人認為是排列最為麻煩....
; H) Y! o) w" n3 h以 Virtuso 為例子...
排列的位置不但決定面積的大小...
更會影響到拉線的方便性...
以經驗來講...資歷夠久的人..
4 q+ X2 ^) P& H* U! F可以在排列的同時就想到接下來拉線的方便性..
* @, R: J4 p- Q7 V  O$ a若排列已經出來了~~接下來的拉線就不會是多大的問題..
) X( u, E# e( h! q# R因此個人的意見...就是排列最需要花時間

jauylmz

就目前二大主流來說 看來是要這樣比
Laker L1   V.S   Virtuso L     
Laker L2,L3   V.S   Virtuso XL   
# ^: \3 Q3 n: A- Y4 w& H7 ILaker DDL   V.S   Virtuso GXL
3 n$ m1 ^8 X0 f) U
+ M2 [5 ?7 J' Y: f9 c! f; `才分的出來。因為各有好壞吧

[ 本帖最後由 jauylmz 於 2007-6-21 05:41 PM 編輯 ]

heavy91

那我這位路過的版主可不可以問一下.....

那一般而言大家覺得，哪家的產品，你們會覺得在 LAYOUT上的時間最短啊....

就只是覺得而已啦....或是時間上最長的也可以...
0 Y; Z2 V# E( e; g2 W% a
要不要也順便分享一下LAYOUT時候的甘苦談啊~~~~

jauylmz

在下的小小看法
      
1. Device Create 已經有很多東西可以加速，如 Mcell or Pcell 所以問題不大，有問題的情況可能是畫 "特殊" 的 Device 不熟才會花時間。
2 T" k  g! a) p
5 {3 o$ ^' p6 ?* L2 X  n2. DRC / LVS 只要作的夠久，除錯速度一般都ok ，只是LVS 常常是被 Designer 給的 netlist & schematic mismatch 搞到很不爽。

3.這個改圖的心情，就像是懶床，很想繼續睡，又不得不起床上班!  很想不要改圖，又不能不改。
$ o( o4 A+ a5 J
4. 拉線，目前好像還沒有很特別的改善，沒辨法太自動。------>好累喔

5. Placement ，就好像新房子的裝潢一樣要先作好 Floor Plan 再來慢慢排，好的Placement 就像 上面majorjan 說的
   <<若能排得順, 相對拉線少、拉線距離短、面積使用就少>>
    做不好的話，可能後頭線拉不出來或是不好拉時，說不定因此又要重新再排過一次。
) F! a" E- N8 G   所以 這真的是要小心。

majorjan

我個人是認為"排列 Placement"這部份是最花時間
, S% e- q' Q; B- N  B而且是一定要花時間去plan每個block
若能排得順, 相對拉線少、拉線距離短、面積使用就少
而且和designer之間的溝通更是不能少
designer要的是什麼?、其最初的整體規劃為何?..都得在case開始溝通好
% |0 ?8 X( l* |9 u! W0 B' {不然, 到最後只會變成忙盲茫...

polymer

各位大大好
4 X+ ]! k. I  _3 z我覺得在Layout時最花時間的工作是....
3 P6 Q" c' m0 ^! T$ N就如同keeperv大大 , 所列出來的事項 ,
- ~- I1 y1 o, k$ t. i4 T& s幾乎每個環節都很耗時並且耗工...

jauylmz

Dear 版主大大

8 X9 R4 ?1 ^' @, T# {* {. r1 {這個調查可以請您幫忙 "置頂" 一下 讓更多人都可以加入這調查。

keeperv

元件 Device creation
基本上都是叫出來用可以了(如果CAD夠強的話 )，除了少數特殊規格需要手動畫
5 \) z9 B1 H- \但是並不會佔用太多時間。
' f  l; Z* \) h7 Q$ c6 Z排列 Placement
# Q0 q2 k/ t* T3 I& B  }SUB BLOCK一般都還OK，因為擺法通常都不會有太大的差異
1 N4 D7 P1 u5 [# U7 b: i拉線 Wiring
" |. k5 [# ~: D" v" f5 ZPlacement做的好，拉線就比較輕鬆，除非digital線太多
APR又不幫忙，時常弄得頭昏眼花
DRC debug
" l0 f$ w: [/ c# x+ A在layout的時候就應該要避免這樣的問題
LVS debug
5 r) [# I/ G+ G$ F& D* j$ E6 h若使用Turbo VLE或新版Laker在佈局中就可以及早發現LVS的問題
- L9 _" L/ B- V) R當然有時還是會有一些LVS的問題，不過並不會花太多時間
比較有趣的是，有些老手在layout驗證過後，會把hierarchy給炸掉
: Y: q" v2 x* R# \當有一天你要RE-LAYOUT的時候，TOP先來個LVS驗證OK
6 K  {/ i9 F. F# n5 K# [進去要改電路，結果sub circuit都找不到
整合 Chip Integration
4 k6 r6 Q0 z' w+ u; K' _* b如果整顆CHIP都是自己來那問題比較少，因為自己做的最清楚
一般若是好幾個人一起來，那真的要好好溝通
) h& l0 q9 ]; l7 d( |: }要是最後兜不起來就慘了:o
; t  e8 ?. g# S溝通 communication
- ?- \  O* z, V* z非常重要
7 O8 r- e% X0 X# F改圖 Re-layout
. V# P# j: |% GLAYOUT心中永遠的痛
0 O% ]5 ^2 ~" A& ]2 Q
以上...報告完畢

wlyi0928

我個人的感覺呢...這些工作當然必定隨著資歷和工作分配而有所不同,成正相關的啦!
* }3 k( a5 l: G+ n0 v8 k! O每一項都有每一項花時間的地方, 全部加起來就等於, Layout是個很花時間的工作,
- t( X% D- ~, g8 o2 ~- c5 b而我想大家應該都能贊同這一點吧!!
1 \& N3 [8 m* ?* @& G; Q: c做元件當然花時間, 若是每次畫的製程不同, 那每次我可能都需要去讀design rule去把我要的元件依照rule做出來.
如果很不幸的今天我遇到的是我用一個不同的製程沒做過的元件, 可能我連該元件的組成是什麼都還不清楚,
那我可能得從根本的地方找起, 例如有哪些layer應該來組成該元件...等等的東西吧...
placement的話呢, 其實跟拉線, 整合, 和溝通都很有關係, 當然這些事情也都很花時間的.
5 f: J( ^" v1 x/ {跟designer溝通, 可能這個是designer想要的, 可是因為某些理由我們不能這麼做;
  Z& _) \: f/ |' E: w8 B在整合的時候才發現這個東西怎麼當初沒想到...所以可能要回去改些什麼的...
在拉線的時候發現...我在排的時候怎麼疏忽掉這個東西以致於拉線很難拉,
" Q( o  D7 d9 R& J) F3 J或者拉出來的performance不好...等等的事情.
所以老實說, 沒有周詳的計畫過, 真的很難順利的把整個做好,
9 @! I7 v4 f. b6 }但是要如何才能做到周詳的計畫呢? 真的很困難耶...
1 @1 [( M- b3 C. Q! G或許DRC已經算是裡面比較好的一項了,
) x" \3 W/ ~9 N" v$ ^, ~4 m但是LVS有時候的確很令人頭痛!!尤其是power/ground short的情況...@@
( x# M* c& ~. @5 S( j. K最後是改圖...基本上改圖不見得比重新畫容易...
受到的限制更多, 要花的腦筋更多, 所以要花的時間可能也更多!!
但要是元件尺寸縮小的話, 或許會比較好一點點...不過...看情況吧,
不是每次都能遇到改小不改大的囉!!

小小淺見, 請路過先進指導!!
感激不盡!!