在Layout時最花時間的工作是....

keeperv

元件 Device creation
9 H. ?6 ?9 `! \3 X% p基本上都是叫出來用可以了(如果CAD夠強的話 )，除了少數特殊規格需要手動畫
+ V5 n7 @1 }, V% K+ r8 ?- X* X但是並不會佔用太多時間。
. `) C; g: v- X( x5 P& i排列 Placement
SUB BLOCK一般都還OK，因為擺法通常都不會有太大的差異
拉線 Wiring
Placement做的好，拉線就比較輕鬆，除非digital線太多
APR又不幫忙，時常弄得頭昏眼花
DRC debug
在layout的時候就應該要避免這樣的問題
LVS debug
若使用Turbo VLE或新版Laker在佈局中就可以及早發現LVS的問題
, T5 G- C. F# {. K3 D0 e當然有時還是會有一些LVS的問題，不過並不會花太多時間
比較有趣的是，有些老手在layout驗證過後，會把hierarchy給炸掉
當有一天你要RE-LAYOUT的時候，TOP先來個LVS驗證OK
進去要改電路，結果sub circuit都找不到
整合 Chip Integration
如果整顆CHIP都是自己來那問題比較少，因為自己做的最清楚
一般若是好幾個人一起來，那真的要好好溝通
要是最後兜不起來就慘了:o
溝通 communication
非常重要
改圖 Re-layout
LAYOUT心中永遠的痛

$ E6 x6 W  ^! d  U& z" f# f# l以上...報告完畢