在Layout時最花時間的工作是....

stu0804

我認為在layout過程中,比較麻煩的地方是在子電路要組合成大電路時,排列所花的心血是滿多的
- B/ }* l4 p) s$ {,排列的好不好關係到子電路之間的走線,DRC ,LVS ,算是在過程中比較簡單的一環,DRC熟練
% P! L2 b* Q( `- H& \design rules 錯誤就不太容易發生,LVS則是接線的問題了