請問 LVDS Rx的clock 是用DLL 或 PLL產生

hawka

想請問通常 LVDS RX 的clock 是用DLL 或 PLL產生
兩者又各有何優缺點呢??

finster

兩者都有人在用
而且,這個問題是看當初的designer對於DLL和PLL那個比較熟吧
我的意思是,Rx端的clock可以用DLL,也可以用PLL,兩者均可產生出所需要的clock
而以我的情況來說,PLL我比較熟,所以我會用PLL,我有一位同事他兩者都熟,所以對他而言DLL或者PLL都可以

# K7 W. g1 l" L' V8 f. z% I9 H7 V/ k6 SPLL裡面有幾個子電路是純analog circuit,而
3 s. C; L: W) I$ _. LDLL子電路裡面雖然和PLL的子電路非常類似雷同,但其中幾個子電路則較偏重以數位來實現
9 [* z( J) r7 ]+ _1 zPLL是使用電壓控制振盪器來調整時序關係,進而產生出clock,而
# T" S1 [* C* j. KDLL則一個使用相位檢測器,它可以檢測clock和輸出資料之間的相位差異,相位檢測器檢測相位差異並將控制資訊透過低通濾波器傳送至可變的延遲線路,然後延遲線路會調整內部clock的時序(delay),以保持所需的時序關係
8 T6 ]  \: S1 p( _& D/ p
% s" }) V* |% Q! ]  D兩者的優缺點就如PLL/DLL的核心電路一個是用analog circuit來實現,另外一個則是用近似於digital circuit來實現
  a" w2 V4 `9 W1 o' k1 N! d0 V4 _$ ^所以優缺點幾乎就是使用analog/digital兩者之間的優缺點

teaman

簡短說，
clock精準度，PLL優於DLL
消耗功率，PLL大於DLL
! `6 ]/ r1 E/ w( q2 T! z設計面積，PLL大於DLL
設計難度，PLL大於DLL
/ H/ O- u& ?# E* C: ]" ?
我覺得取決使用PLL或是DLL，應該是看RX規格的需求來決定才好。

hawka

關於 clock精準度 PLL較DLL佳
% }7 i- v% N+ E7 i( X是因為 PLL 的 頻率與VCO 類比控制電壓有關, 其解析度可無窮小
* V( d" R: S1 R8 u( f  A而DLL 的頻率與其delay cell的級數所能分的 phase 有關
- U* q/ i2 ~* A% Q是這樣嗎??

teaman

基本上是對的
9 m5 [) l1 B; E  {; I0 bPLL的極限也不是無限小的
因為他的回授也需要時間的
phase的偵查範圍也不是無限小的
有一定的忍受值在內

但PLL可以鎖定的頻率誤差，比起DLL要精準很多
6 A/ X/ \( B1 T5 _# [一般DLL的頻段應用範圍比較偏向中低頻
高頻還是建議用PLL  除非您可以忍受很大的誤差

hawka

可是PLL 的VCO的控制電壓若受到 nosie 干擾,
亦或是有reference supring,
' \& h2 F' h# v則由於PLL 會有累加性, 所以要好幾個cycle才會lock住
9 u9 u, I, A$ q: ]5 b5 M7 U1 r我這樣說對嗎??
& {# X0 |5 M8 I8 c
: d3 M8 K) U7 K3 V% B! l4 \不知您所說的中低頻是指那個頻率
+ `8 _- N( i/ w$ R' ^/ Mreference frequency?
PD/PFD輸入頻率?
" ]8 t1 a4 m5 D$ K) Z3 P- SVCO 輸出頻率呢?
6 ?8 E: r! d# D# V+ _5 C  F9 A2 ~又中低頻約是指多少Hz呢??
真是感激不盡

teaman

您好。
, ^" H( ?8 e0 f( Q* m9 `VCO的壓控電壓受到noise干擾，這是Jitter的來源之一。
擾動後多少cycle以後才會lock，這個可以調整loop gain來達成。
, P% {# b& R- S3 }5 v但小心loop gain與phase margin之間的關係。太快可以lock起來
，您的系統也不會太穩定(放大器同時會放大noise啊)。
8 d# _7 f0 a/ n' g5 l6 L
頻段來說，我回應原作者的問題，對應到PLL是指VCO
# t& u5 r% u9 p/ P的輸出頻率。  
9 R% G% Q7 n4 [/ p因為原帖是問到LVDS，個人估計約莫100MHz上下。
這樣的頻段PLL與DLL的設計都不成問題。端看LVDS設計的
0 e, h; F( F; y規格，對PLL/DLL設計的要求，著重在power ? area?
7 Z/ d5 _: ]% ^$ j: N/ gjitter?  or limitation on operation frequency..

hawka

首先謝謝各位大力相助
) ^& e" R/ g5 @0 ~9 ~0 ?依照各位大大的結論
DLL 有面積小功率低的優點,
雖然其jitter較大, 但要cover 100MHz 的操作頻率應該還可以囉
" V/ c8 v5 O& X' y唯一的問題就是若針對不同panel resolution而需不同的 操作頻率時
, y9 F0 G( u7 YDLL 需保證其 delay cell VCDL 的 delay time 在 0.5fosc ~ 1.5fosc間
2 [& Q: W$ F+ x, \/ ~所以要作分段的VCDL囉(不同的 delay cell級數 or 固定級數但不同的 delay time??)
不知我這樣的結論是否正確??
  V- v. Q6 k# H. Z* e" c% `# G* z
之所以會有上述的疑問是因為公司有IC是用DLL
$ f; c3 _  A  V5 \0 o1 @$ e. @7 q' v但看了些論文都是用PLL
* O" a4 f/ U7 Z3 t6 q! W在此謝謝大家的建議

monkeybad

原帖由 teaman 於 2007-6-10 10:28 PM 發表
6 H3 v9 j4 X7 p) E簡短說，
, `8 i- O3 {! nclock精準度，PLL優於DLL
' ~' Y- u1 J0 o. [1 P4 P1 n消耗功率，PLL大於DLL
1 }4 @2 ^  m. S; r+ `- o9 q設計面積，PLL大於DLL
設計難度，PLL大於DLL
0 h# a1 @1 j$ I
- r+ s6 K6 }8 @$ z$ S我覺得取決使用PLL或是DLL，應該是看RX規格的需求來決定才好。

9 F9 L* z7 P* k" {clock精準度，PLL優於DLL

# y) h! |8 B7 r  m  r這...怎麼我所了解的剛好相反?
應該是DLL的clock精準度比PLL的好吧 jitter也是DLL比PLL來得好
; T3 V1 ?) L; _7 v9 y$ o講一下我所了解的
$ v" _1 |; b7 o4 T1 m" z我看書上寫 DLL抗雜訊能力比PLL要好
  U' I! y) [$ j2 M圖(a)為PLL (b)為DLL
PLL是用VCO重新產生一個clock VCO是用DELAY CELL接成負回授 用電壓去控制產成的頻率
而DLL是用一串DELAY CELL來做delay 用電壓去控制延遲的時間 但是他沒有接成負回授 所以頻率是固定的 只是延遲時間不同而已
所以在PLL的VCO裡面 任何noise都會經過負回授回來重新影響VCO 而DLL裡面DELAY CELL是開迴路不會在重新干擾

# B$ T' ~" N& }/ E6 O而PLL因為是重新產生一個clock 所以他可以拿來倍頻 產生與reference不同的頻率 抗雜訊能力較弱
而DLL因為只是delay相位 所以只能產生不同相位的clock 不能產生不一樣的頻率的clock 但是相位可以鎖的比較準 抗雜訊能力較強

- m  ?! D" B+ e0 b, D+ N而因為PLL因為要鎖頻率又要鎖相位 所以比較難設計吧 而且他的系統本身就是LP階數加上一階(vco本身有一階) 補償跟回授都比較複雜
" A5 M, X; U) k# p而DLL只有鎖相位 所以系統與LP的階數一樣 比較好補償
簡單講就是假如LP為二階濾波器 PLL就是三階系統 而DLL為二階系統
7 w; _, s5 g' q" `
+ Y8 w* J  U: |% K2 j/ v0 p' Q5 v而功率消耗 我想因為通常PLL會拿來倍頻產生較高的頻率 可能這樣消耗較多功率吧
8 L! J! j0 Y' z/ s3 g9 m
至於面積我就不知道了 也許其他人可以多補充一下原因
5 a/ a0 f8 A' |$ U
/ n$ ?4 I; c6 x3 c. W8 }我是參考Razavi "Design of Analog CMOS Integrated Circuits"上面寫的 還有問其他人的看法講的

有什麼錯誤歡迎大家多多指正
& ^8 _6 u- n! V. N
[ 本帖最後由 monkeybad 於 2007-6-15 08:25 PM 編輯 ]

finster

就以我所知道的PLL和DLL兩者的架構來說
$ f9 a7 q8 h  r$ Z( ePLL的核心電路VCO可用單端的ring oscillator,也可用differential 的ring oscillator來實現,兩者的差異在於抗noise有極明顯的差距,如果VCO是用單端的ring oscillator來實現的話,當然對於noise就較容易受到干擾
0 n7 J& {' W* f' V; M$ F: C而DLL的核心電路是delay cell,藉由一級一級的delay cell來產生出不同的phase,又或者可稱作不同delay time的頻率出來,故而,如果delay cell是用單端的delay cell來實現,則它的情況就如同PLL中VCO電路中使用單端的ring oscillator一樣,較易受到noise干擾,不過,這裡的noise干擾是一級對一級的干擾,而不像PLL那樣是一個閉迴路
所以,對於PLL和DLL來說,兩者對於noise的免疫能力來自於VCO和delay cell是採用單端電路實現還是differential架構來實現,再來就是noise的影響對於PLL來說,因為它是閉迴路,故而noise的影響會造成迴路的變動,進而使得PLL需要在迴路之中有所自我調整(自我變化)來讓迴路對於noise的產生有所反應,但對DLL而言,noise的產生影響是當時一級一級的反應,過了這個時間,noise的影響不會像PLL那樣需要整個閉迴路作自我調整
也就是說,VCO和delay cell對於noise的免疫能力要看它採用什麼架構,兩者基本上都有同樣的noise影響問題,只不過VCO是閉迴路,所以noise會讓閉迴路產生較大的反應,但delay cell是一級一級的,noise的影響只在當下的時間會產生影響,所以,DLL對於noise的影響程度就會比PLL小得多

再來是精確度的考量
DLL的精確度來自於delay cell的一級delay time,此值若能愈小,相對的,DLL的精確度就會愈好,因為一級的delay time大都在ns
而PLL的精確度來自於VCO的gain值和charge pump current對low-pass filter的反應,假設VCO freuqnecy range為500MHz ~ 600MHz,VCO的input電壓變化在1V ~ 2V,所以VCO的gain值為100MHz/V,也就是說VCO的input電壓有10mV的變化,就會有1MHz的改變,故而假若charge pump current對low-pass filter每次的變化量都只有10mV話,那VCO的output frequency變化就只有1MHz
如此一來,當然是DLL的精確度會高於PLL,如果PLL的VCO gain和chrage pump current都能有所調整的話,PLL的精確度也可以高過DLL,只不過那會產生出一些問題

* L' U: P* L; ]4 M+ P6 b9 C至於面積和功耗的考量,其實這要看DLL的精確度
如我剛才所提,假若DLL的精確度在每個delay cell只有數個ns,那你需要多少級的delay cell,級數愈多,所需的面積和功耗也就會愈大
相對的,PLL的VCO通常是3,4,5級之間,若和DLL相比之下,當然,極有可能會比較小
4 E/ |" z4 `1 K+ |! r但,如果DLL犠牲它的精確度來換取面積和功耗的話,那PLL的精確度會否小於DLL,那就需要去計算才能夠比較

iven520

专业代理提供DOESTEK LVDS转换IC：
  r# m; U" h3 j9 STTL to LVDSTC33LM85AL(6bit);DTC34LM85AL(8bit);DTC35LM35(10bit);DTC30LM35(Dual 10bit)
7 G; k) Z- n1 R8 e% M% R" [LVDS to TTLTC33LF86L(6bit);DTC34LF86L(8bit);DTC35LF36(10bit);DTC30LM36(dual 10bit)
# p3 f5 j% t& ~4 V+ q7 l! M) pTTL/LVDS to RSDS 等等
/ W2 f/ J1 T6 l3 @: b: e% Q如果有需要，或者需要资料，请发邮件至邮箱：iven.yang@163.com

semico_ljj

看了各位的讨论，收益良多！

semico_ljj

先研究一下论文，明天继续来请教各位！

semico_ljj

PLL方面近来才入手，要请各位指教！

e2000

那使DLL無法鎖定的因素通常是什麼造成的呢?為什麼這些buffer串起來就無法鎖定了?

p12345q1

正在研究PLL與DLL, 感謝大大無私分享!!