請問 LVDS Rx的clock 是用DLL 或 PLL產生

teaman

簡短說，
clock精準度，PLL優於DLL
消耗功率，PLL大於DLL
& j) y) q  C5 D* J* e& g5 E設計面積，PLL大於DLL
設計難度，PLL大於DLL
" |! {, T. O+ s0 H
1 e7 P; L( B( \7 P我覺得取決使用PLL或是DLL，應該是看RX規格的需求來決定才好。

teaman

基本上是對的
PLL的極限也不是無限小的
" Y9 B4 J  ~, g& O9 Z5 [. E- c因為他的回授也需要時間的
phase的偵查範圍也不是無限小的
" _- R, ^6 D' R/ g1 u2 V有一定的忍受值在內

  Q& g5 Z4 A* E4 z. U但PLL可以鎖定的頻率誤差，比起DLL要精準很多
一般DLL的頻段應用範圍比較偏向中低頻
高頻還是建議用PLL  除非您可以忍受很大的誤差

teaman

您好。
8 K# G. N2 ^3 K7 H& aVCO的壓控電壓受到noise干擾，這是Jitter的來源之一。
擾動後多少cycle以後才會lock，這個可以調整loop gain來達成。
但小心loop gain與phase margin之間的關係。太快可以lock起來
，您的系統也不會太穩定(放大器同時會放大noise啊)。

頻段來說，我回應原作者的問題，對應到PLL是指VCO
: @% M% F/ g% J的輸出頻率。  
因為原帖是問到LVDS，個人估計約莫100MHz上下。
這樣的頻段PLL與DLL的設計都不成問題。端看LVDS設計的
5 r- r' i) m  D$ e% [! o規格，對PLL/DLL設計的要求，著重在power ? area?
; V, |4 g- a/ z7 `/ W8 Hjitter?  or limitation on operation frequency..