請問 LVDS Rx的clock 是用DLL 或 PLL產生

monkeybad

原帖由 teaman 於 2007-6-10 10:28 PM 發表
6 }# Y; K. U7 K: A( P: Y簡短說，
' L, ~/ z7 j3 ~  ?clock精準度，PLL優於DLL
消耗功率，PLL大於DLL
9 t7 G% v; k, _5 z( i; |6 z- {# g設計面積，PLL大於DLL
, M5 N+ y4 ?3 U; U設計難度，PLL大於DLL
* p3 X$ m, a4 }) T
2 e- t- u6 _5 s4 x& w' R( c  k3 C+ M我覺得取決使用PLL或是DLL，應該是看RX規格的需求來決定才好。

" }9 c) ], j! m/ v  w- aclock精準度，PLL優於DLL
$ r! S# \1 v; X: O) }
這...怎麼我所了解的剛好相反?
& K1 @2 e/ _* k2 ^. Y" C/ @應該是DLL的clock精準度比PLL的好吧 jitter也是DLL比PLL來得好
  }! S: D- v; G' C2 s6 Q, d講一下我所了解的
" H8 c! M7 Z  o+ [) ~' ~4 |. s我看書上寫 DLL抗雜訊能力比PLL要好
; t& M' S1 L; o圖(a)為PLL (b)為DLL
PLL是用VCO重新產生一個clock VCO是用DELAY CELL接成負回授 用電壓去控制產成的頻率
! Z1 r* u% C9 t+ d( a而DLL是用一串DELAY CELL來做delay 用電壓去控制延遲的時間 但是他沒有接成負回授 所以頻率是固定的 只是延遲時間不同而已
所以在PLL的VCO裡面 任何noise都會經過負回授回來重新影響VCO 而DLL裡面DELAY CELL是開迴路不會在重新干擾

而PLL因為是重新產生一個clock 所以他可以拿來倍頻 產生與reference不同的頻率 抗雜訊能力較弱
: P% Q# P: F2 E$ m4 E* |而DLL因為只是delay相位 所以只能產生不同相位的clock 不能產生不一樣的頻率的clock 但是相位可以鎖的比較準 抗雜訊能力較強
/ w! J( ]2 X7 [& A" p' D6 A; Z7 s
而因為PLL因為要鎖頻率又要鎖相位 所以比較難設計吧 而且他的系統本身就是LP階數加上一階(vco本身有一階) 補償跟回授都比較複雜
而DLL只有鎖相位 所以系統與LP的階數一樣 比較好補償
簡單講就是假如LP為二階濾波器 PLL就是三階系統 而DLL為二階系統

) }1 t2 n  b  j# }1 Q而功率消耗 我想因為通常PLL會拿來倍頻產生較高的頻率 可能這樣消耗較多功率吧

至於面積我就不知道了 也許其他人可以多補充一下原因
, \# y0 W: l: a0 E1 n$ r" J1 O$ e' C
+ q% G0 c: {  o/ _% Q我是參考Razavi "Design of Analog CMOS Integrated Circuits"上面寫的 還有問其他人的看法講的

有什麼錯誤歡迎大家多多指正

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