請問 LVDS Rx的clock 是用DLL 或 PLL產生

hawka

想請問通常 LVDS RX 的clock 是用DLL 或 PLL產生
& Y: Z1 e1 Q7 [' a兩者又各有何優缺點呢??

hawka

關於 clock精準度 PLL較DLL佳
是因為 PLL 的 頻率與VCO 類比控制電壓有關, 其解析度可無窮小
而DLL 的頻率與其delay cell的級數所能分的 phase 有關
是這樣嗎??

hawka

可是PLL 的VCO的控制電壓若受到 nosie 干擾,
亦或是有reference supring,
9 m& b1 |/ q! g$ u則由於PLL 會有累加性, 所以要好幾個cycle才會lock住
6 x% B) F  T0 k2 K, X  Q* t我這樣說對嗎??
% D3 h  s0 s2 \: C
不知您所說的中低頻是指那個頻率
& T; \. h( i3 E! q, dreference frequency?
4 t, M+ r0 W; S! ~PD/PFD輸入頻率?
VCO 輸出頻率呢?
- p( P, a7 l0 S0 v4 h  Y9 r又中低頻約是指多少Hz呢??
1 x5 z0 E" a- t+ _真是感激不盡

hawka

首先謝謝各位大力相助
依照各位大大的結論
DLL 有面積小功率低的優點,
雖然其jitter較大, 但要cover 100MHz 的操作頻率應該還可以囉
唯一的問題就是若針對不同panel resolution而需不同的 操作頻率時
* h, S( N- M! EDLL 需保證其 delay cell VCDL 的 delay time 在 0.5fosc ~ 1.5fosc間
" F" G: N4 T0 }5 M( H! @2 o所以要作分段的VCDL囉(不同的 delay cell級數 or 固定級數但不同的 delay time??)
. H. F  z  @8 q& O$ j不知我這樣的結論是否正確??
& t# k4 J! ^6 e! n# r6 K
之所以會有上述的疑問是因為公司有IC是用DLL
但看了些論文都是用PLL
, s$ r  e$ P* j# R( d5 f9 A+ b+ u7 H在此謝謝大家的建議