瑞昱採用新思科技Design Compiler解決方案

tk02376 · 發表於 2011-6-9 16:24:44

新思科技(Synopsys)獲國家晶片系統設計中心表揚
肯定新思對台灣半導體產業發展的卓越貢獻

(台北訊) 新思科技(Synopsys Inc.)近日獲國家實驗研究院國家晶片系統設計中心頒發感謝狀，以表揚新思科技持續協助國家晶片系統設計中心取得先進設計軟體技術、培育晶片設計人才，以及促進前瞻製程設計技術之研發，對台灣半導體產業發展具有卓越貢獻。

這項頒獎儀式於6月9日在國家晶片系統設計中心舉行，由國家晶片系統設計中心主任闕志達頒發感謝狀給台灣新思科技董事總經理葉瑞斌。闕志達表示，國研院晶片中心工作重點之一，為協助國內學術界建立晶片與系統的設計與實作環境，並配合產業發展需求，提升晶片系統設計前瞻技術，我們很高興在整體的發展過程中，來自美國的新思科技能夠扮演重要的合作夥伴，並成立研發中心引進創新技術，與台灣半導體產業共同成長。

闕志達指出，為了配合學術研究需要及產業未來發展，國研院晶片中心持續引進業界廣泛使用的晶片與系統設計的電腦輔助設計軟體，提供學校申請使用，而為培訓晶片及系統設計人才，晶片中心也開辦訓練課程供學界與業界人士進修，很感謝新思科技持續協助本中心取得先進的設計軟體技術，規劃並開辦相關訓練課程，並積極參與中心所舉辦的設計競賽等，有效提升本地的學術界晶片設計環境，培育先進晶片設計人才。

tk02376 · 發表於 2011-6-9 16:24:49

葉瑞斌則強調，今年適逢台灣新思科技成立二十周年，我們一直致力協助台灣IC設計產業的發展與技術升級，很榮幸在慶祝二十周年的前夕能獲得國家晶片系統設計中心的肯定，未來我們將持續扮演「策略夥伴」的角色，努力協助在地的合作夥伴與產官學研各界，共同為台灣的半導體產業發展盡一份心力。

葉瑞斌表示，新思科技配合政府產業發展的政策，自民國93年起即在台灣成立研發中心，至今累計投入新台幣14億元經費，培育出150多位研發人才，不僅實際投資台灣，提供就業機會，培育半導體設計人才，並推動多項與大學校院合作研究案等產學交流，有效提升半導體設計軟體的研發能量，強化台灣在半導體國際市場的競爭力。

新思科技的「台灣研發中心」除了與國家晶片系統設計中心的合作外，還包括與工研院系統晶片科技中心合作開發先進製程低功耗設計; 與國內業者共同開發45奈米先進製程驗證解決方案; 贊助大學教授暑期赴美進修研究，參與Synopsys先進技術研究計畫; 並與教育部顧問室DAT聯盟合作，提供暑期工讀名額給國內大學相關系所，讓學生實際應用EDA設計軟體，增進晶片設計的學習與經驗等等項目。而由於執行成效卓著，經濟部也於民國99年11月頒發「研發創新夥伴獎 (R&D Innovation Partner Award)」，表揚新思科技對促進台灣電子與資訊產業發展的貢獻。

tk02561 · 發表於 2011-7-20 09:16:49

全球領先的半導體設計、驗證與製造軟體及智慧財產權 (IP) 領導者新思科技公司 (Synopsys, Inc.) 今天宣佈，作為新一代虛擬原型設計解決方案的組成部分新思科技的 Virtualizer 工具套裝現已推出。Virtualizer 通過使公司能加速開發虛擬設計原型並將這些設計原型加快部署至整個設計鏈的軟體隊伍來解決與軟體富半導體與電子產品相關的日益增長的開發挑戰難題。利用 Virtualizer 創造的設計原型使工程師能加速軟體發展期至9個月，並較傳統方法實現5倍的生產力提升，旨在團隊進行軟體發展、軟/硬體整合、片上系統 (system-on-chip, SoC) 確認和系統驗證。

VDC Research 嵌入式軟體與工具實踐部門負責人 Steve Balacco 表示：「隨著設計複雜性的增加和軟體內容需要滿足智慧設備的要求，各家公司需要降低嵌入式軟體專案延遲的風險並提高開發者生產力。新思科技提供了一種原型設計解決方案，直接解決了調試問題並滿足了半導體與電子產品公司嵌入式軟體發展者的分析需求，同時縮小了與硬體開發過程的差距。」

Virtualizer 採用了新思科技收購 Virtio、VaST 和 CoWare 而獲得的各項成功技術，以及在為50多家領先的半導體與電子系統公司進行部署工作方面的專長。對於設計虛擬原型的開發者而言，Virtualizer 的圖解設計入門、軟體調試和分析內容加上新思科技在系統模型方面的廣泛產品組合可以實現在更快的時間內進行原型設計。對於那些利用其系統虛擬原型進行設計、整合和驗證軟體的軟體工程師而言，Virtualizer Development Kits (VDKs) 提供了一種經濟型開發平臺，能夠以幾乎即時的速度執行未更改的產品代碼。VDKs 提供了快速而精確的虛擬原型設計模擬，並融合了無與倫比的多核心軟體調試與分析性能、同步軟/硬體分析和利用協力廠商軟體調試器和整合式開發環境 (integrated development environments, IDEs) 的同步調試功能。基於開放式標準化的 Virtualizer 支援 OSCI TLM-2.0 和 SystemC□ 等關鍵行業標準並可以在 Windows 和 Linux 作業系統上運行。

Lauterbach 全球銷售與行銷經理 Norbert Weis 則表示：「部署虛擬原型的各家公司需要與現有軟體發展工具進行輕鬆整合。Lauterbach 的 TRACE32□ 與新思科技的 TRACE32□ 整合使開發團隊能以更加多產方法較早的開始軟體發展，以及將這些好處由半導體公司擴大至電子系統公司。」

tk02561 · 發表於 2011-12-14 14:00:53

運用新思科技 IC Compiler 創意電子讓ARM Cortex-A9 處理器達到1 GHz 頻率的效能

(2011 年12 月14 日，台北訊) 全球半導體設計製造軟體暨IP 領導廠商新思科技(Synopsys) 與彈性客製化IC 領導廠商創意電子(Global Unichip Corp., GUC)今日宣布，創意電子採用新思科技Galaxy™實作平台(Implementation Platform)中的關鍵工具IC Compiler，讓ARM® Cortex™-A9 MPCore™雙核心處理器達到超過1 GHz 頻率效能。新思科技的高效能Galaxy 設計實作解決方案，能以最低功耗達到超過1 GHz 頻率的效能，同時降低設計時程的風險。

創意電子總經理賴俊豪表示：「身為彈性客製化IC 領導廠商，我們服務的客戶需要面對競爭激烈的智慧電子產品市場。對客戶而言，效能、功耗和上市時程是勝出的關鍵。而利用新思科技的先進工具技術，結合我們在先進製程和低功耗設計上的專業能力，得以強化我們的服務並滿足客戶需求。」

創意電子設計服務處處長李宏俊表示：「在設計高階處理器時，我們在提高操作頻率上，曾面臨到許多挑戰，而促使我們採用IC Compiler。搭配新思科技Design Compiler® 的拓樸繪圖技術(topographical)，IC Compiler 的快速設計收斂功能可協助我們達成目標頻率並及時投片。在40 奈米及28 奈米高階處理器實體化上，我們已經統一採行IC Compiler 解決方案。」

即將應用於高階數位電視晶片的雙核心、500 萬邏輯閘的ARM Cortex-A9 處理器，是採用台積電40 奈米低功耗製程，在未使用超電壓(overdrive voltage)的情況下，變異最大製程條件(worst process corner)的操作頻率仍可達到1 GHz，而一般製程條件則可達1.3 GHz。

tk02561 · 發表於 2011-12-14 14:01:47

創意電子使用新思科技Galaxy 實作方法論，克服了為達到上述工作頻率與功耗水準所衍生的設計挑戰，其中包括：

• 高效能設計深受記憶體擺設位置的影響，常使得記憶體與處理器之間所需的資料存取時間很難達到預期頻率
• 為達到較佳頻率與可繞線度(routability)，使用暫存器庫(register bank)時必須仰賴結構性置放技術的支援
• 當晶片使用率超過80%時，必須從一開始就考量時序(timing)與繞線壅塞(congestion)，並整合設計綜合(synthesis)到佈局與佈線(place and route)所有步驟
• 時脈偏離(skew)與延遲(latency)仰賴良好的時脈分配網絡

創意電子的Galaxy 實作流程重點包括：

• 透過 Design Compiler 拓樸繪圖技術為IC Compiler 實體實作(physical implementation)創造較佳的初始網表(netlist)
• 利用 IC Compiler 之邏輯閘放置設計規劃技術及實體資料路徑技術，達成最佳的暫存器庫置放
• 使用 PrimeTime®達成實作與靜態時序分析 (static timing analysis)間的緊密關聯性，以達到高效能、低功耗及符合預期的結果

新思科技設計實作事業群資深副總裁暨總經理Antun Domic 表示：「就高效能處理器設計而言，新思科技的IC Compiler 是業界廣為認可的使用工具。我們持續不斷的精進優化以提供高工作頻率、同時消耗最低功耗的技術。此次與創意電子的合作，在投片過程中成功地達到超過1 GHz 頻率的效能，顯見我們的技術帶來致勝的結果。」

mister_liu · 發表於 2012-2-24 14:29:27

新思科技發表應用於台積電28奈米製程之DesignWare嵌入式記憶體與邏輯庫
先進記憶體及邏輯IP協助設計人員在28奈米製程之SoC優化使之兼具高效能及低功耗

(台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)近日推出、針對台積電28奈米HP (high-performance)及HPM (high-performance for mobile)製程技術所開發的DesignWare®嵌入式記憶體(Embedded Memories)和邏輯程式庫(Logic Library)IP，該解決方案提供高效能、低漏電及有效電力(active power)，讓設計人員透過速度和電源效率的提升，以達成整體SoC設計的最佳化。就行動裝置應用而言，速度和電源效率之間的平衡是格外重要的，結合DesignWare STAR Memory System® 的嵌入式測試及修復技術，新思科技的嵌入式記憶體和標準元件庫提供設計人員先進且全面性的IP解決方案，使其在減少測試及生產成本下，開發出高效能低功耗的28奈米SoC 。

AMD記憶體設計部資深經理Spencer Gold表示：「身為行動運算裝置處理器及繪圖裝置的廠商，我們仰賴新思科技高品質且經驗證的IP以提高產品效能並滿足嚴格的功耗要求。我們成功地運用DesignWare嵌入式記憶體完成65、55及40奈米的晶片開發，近期更將它運用在28奈米的製程節點上。利用新思IP中的先進功耗管理模式，我們得以在不影響效能下大幅降低功耗。」

Movidius IC開發部總監Brendan Barry表示：「Movidius為行動及消費產品提供高畫質影像解決方案，而我們相信要達到行動多媒體處理器SoC的高效能低功耗必須透過先進的技術。每瓦特(watt)效能的優化悠關著行動3D等應用是否得以成功，而DesignWare邏輯庫能有效進行合成(synthesize)步驟，加速我們處理重要時序路徑(timing paths)關閉以及透過多通道邏輯元件(multi-channel cell)偵測漏電狀況。此外，DesignWare嵌入式記憶體獨特的功耗管理功能，除可大幅實現節能還滿足我們的效能目標。比如說，其輕度休眠模式(Light Sleep mode)能將記憶體漏電的情況降低一半。」

mister_liu · 發表於 2012-2-24 14:29:33

新思科技高速低功耗記憶體及標準元件庫支援180到28奈米晶圓製程，並已用於超過十億個晶片中，而全新的DesignWare IP將進一步豐富新思科技的產品組合。DesignWare 28奈米邏輯庫利用多重臨界變異(threshold variant)以及閘極長度偏壓(gate length bias)的結合，達到SoC應用的效能及功耗的最佳化。這些邏輯庫提供多個利於合成的元件組(cell set)以及利於路由(rounter)的標準元件庫，這些架構乃針對具備最小矽晶格面積(die area)及高產出的multi-GHz效能所設計。功耗優化工具(Power Optimization Kit，POK)讓設計人員具備先進的功耗管理能力，其低功耗設計流程包括電源關閉、多重電壓及動態電壓頻率縮放(dynamic voltage frequency scaling ，DVFS)等。

結合高速、高密度及超高密度的DesignWare嵌入式記憶體，可協助設計人員彈性調整SoC中每個記憶體的效能、功耗和面積的關係。對功耗敏感的應用(如行動裝置)而言，所有新思科技28奈米記憶體結合源極偏置(source biasing)及多重功耗管理模式，可大幅將低漏電及動態功耗的浪費。和標準高密度記憶體相較，新思科技超高密度雙埠(two-port)靜態隨機存取記憶體(SRAM)和16 Mbit單埠靜態隨機存取記憶體編譯器(compiler) ，可進一步縮減面積及減少漏電達40%，如此一來設計人員能自行調配高效能、小面積及超低功耗的組合進行記憶體實作。新思科技嵌入式記憶體中的DesignWare STAR Memory System能減少面積的使用，並較傳統的外加式內建自我測試(built-in-self-test，BIST)及修復解決方案達成更快速的時序收斂(timing closure)，同時還能提供後矽(post-silicon)階段的除錯及診斷，而這將協助縮短設計時程、降低測試成本並增進產出結果。

新思科技IP及系統行銷部副總裁John Koeter表示：「標準元件庫和嵌入式記憶體是任何SoC設計中最根本的一環，而就晶片實作中的效能、功耗和面積的面向上，兩者皆扮演舉足輕重的角色。新思科技結合經矽晶驗證(silicon-proven)的嵌入式記憶體及邏輯庫，讓SoC設計團隊可同時調整晶片以達最高效能並降低功耗浪費。透過將應用於台積電28奈米HP及HPM製程的邏輯庫及記憶體納入產品組合中，新思科技將協助設計人員充分利用速度提升及功耗降低的特點，以設計出真正具差異化的產品，並以較少的風險和較快的速度達成量產。」

atitizz · 發表於 2012-3-12 16:21:43

新思科技推出新一代驗證IP、加速SoC驗證流程 Discovery驗證IP可達成4倍效能及快速配置並在遵守通訊協定下達到有效除錯及快速收斂

摘要
-新思科技Discovery驗證IP加速並簡化複雜SoC設計的驗證過程
-新思科技Discovery驗證IP為複雜SoC設計提供高效能、除錯、覆蓋管理功能及簡易整合
-新思科技Discovery驗證IP完全以SystemVerilog程式語言編寫，並同時支援UVM、VMM和 OVM方法論，同時也與所有相關驗證環境相容
-新思科技Discovery驗證IP支援所有主要模擬器(simulators)
-包含在Discovery驗證IP的通訊協定分析器(protocol analyzer)能協助設計人員快速了解、鑑別設計中的通訊協定並進行除錯

(2012年3月12日，台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)今日宣布推出以VIPER架構為基礎的Discovery™ 驗證IP (Discovery™ Verification IP，以下以Discovery VIP簡稱)系列產品。VIP完全以SystemVerilog語言所編寫並同時支援UVM、VMM 和OVM三種方法論，它所提供的效能優勢、易用性和延展性可加速並簡化複雜SoC設計的驗證。Discovery VIP的通訊協定分析器(protocol analyzer)提供一個謹守通訊協定的獨特除錯環境，除了支援所有主要的模擬器(simulator)外，Discovery VIP所達成的效能為其他VIP產品的4倍，且其配置(configuration)、覆蓋(coverage)及測試開發功能亦可改善IP和SoC設計人員的生產力。VIPER架構可為以通訊協定為主的創新驗證以及SoC層級確認(validation)提供良好基礎。

atitizz · 發表於 2012-3-12 16:22:29

凱為半導體(Cavium)IC設計暨網路通訊部副總裁Bruce Fishbein表示：「我們是新思科技VIP產品的忠實用戶，我們非常滿意該解決方案所提供的高品質、效能和功能。隨著我們設計和驗證環境的複雜化，Discovery VIP架構將協助我們解決下一波SoC驗證的挑戰。」

隨著主要SoC設計納入更多複雜的通訊協定，VIP便成了驗證環境中的要件，它將協助設計人員在緊湊的專案時程內達成覆蓋率目標。VIP提供晶片內外(on- chip及off-chip)通訊協定(如ARM® AMBA®、PCI Express、USB、MIPI、 HDMI和乙太網路等)的功能模型。在進入生產階段之前，驗證工程師利用這些模型測試所有SoC介面，確認該介面是否符合標準。

完全以SystemVerilog語言編寫，並同時支援UVM、VMM 和OVM

不像其他VIP產品，Discovery VIP完全利用SystemVerilog語言編寫，因此在既有實作上看不到以其他程式語言所撰寫的外覆程式(wrappers) 或擴充方法。在無需透過方法層級的互通(interoperability)外覆程式或底層轉譯(translation)或重設(remapping)，Discovery VIP就能提供一般驗證方法(Universal Verification Methodology，UVM)、驗證方法手冊(Verification Methodology Manual，VMM)和開放式驗證方法(Open Verification Methodology，OVM)三種不同方法論的原生支援。如此一來，不但能減少不必要的效能耗費，同時也能帶來其他好處，包括達成跨模擬器的可攜性(portability)、易於整合於SoC環境中以及其他針對VIP除錯、覆蓋度規畫及管理功能。

安謀國際處理器部門策略行銷經理William Orme表示：「為追求更高效能及達成更好的功耗效率，產業界正加速採用AMBA 4 AXI4™和ACE™通訊標準以支援同調異質多核心SoC。我們支持新思科技開發AMBA4 AXI4及ACE通訊協定的驗證IP，也已提供符合性 (compliance)和互通性測試的參考模型。我們期待與新思科技繼續保持密切合作以滿足客戶需求。」

atitizz · 發表於 2012-3-12 16:22:37

符合通訊協定並達成有效率除錯

隨著通訊協定的日趨複雜，除錯成了功能驗證最困難且耗時的一環。新思科技Discovery VIP系列產品的通訊協定分析器可提供以通訊協定為主的除錯和智慧辨識功能，能協助設計人員快速了解通訊協定狀況、識別瓶頸所在，以及針對異常狀態進行除錯。

VIPER架構

Discovery VIP系列產品乃根據新思科技新一代VIPER架構所開發，該架構全是針對加強VIP效能、可配置性、可攜性、除錯、覆蓋率、符合性管理(compliance management)以及延展性所設計。VIPER大部分的功能和通訊協定正確性檢查皆來自通訊協定架構層，採用UVM、VMM和OVM等方法的最佳實務並以SystemVerilog語言所撰寫。所有的層級清楚可見，讓設計人員能完全掌控通訊協定的驗證，他們能依驗證計畫的要求從最高層級開始運作，但仍可以在最低層級置入錯誤作為自我檢查使用。

VIPER架構可追蹤以通訊協定為主的模擬資訊，提供時間序列與RTL波形同步的通訊協定層級分析瀏覽模式。該架構可完全被配置到特定通訊協定組態中，且包含從預先定義序列中刪除不適用的執行時間(run-time)配置等功能。此外，VIPER架構具備高度延展性，能針對待測裝置(device-under-test，DUT)提供額外功能，如錯誤置入(error injection)模式、覆蓋率採樣(coverage sampling)等。

新思科技驗證事業群資深副總裁暨總經理Manoj Gandhi表示：「迫於成本及上市時程的壓力，通訊協定驗證已成為SoC驗證的要項。有鑒於新一代驗證IP的需求，我們改善除錯過程、提升效能及簡化SoC整合。新思科技新一代VIP架構的推出，對於協助產業因應SoC驗證挑戰扮演重要角色。」

innoing123 · 發表於 2012-3-13 17:55:31

創意電子與新思科技共同締造全新里程碑
高品質IP和30個客戶設計定案印證創意電子彈性客製化IC的成功商業模式

(2012年3月13日，新竹訊) 彈性客製化IC領導廠商(The Flexible ASIC LeaderTM)創意電子(Global Unichip Corp.,GUC)與全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys Inc.)今日宣布，過去四年來結合新思科技的DesignWare® IP與創意電子彈性客製化IC設計服務，已成功完成30個客戶裝置(customer devices)的設計定案(tapeout)。

此里程碑代表著創意電子在ASIC產業所扮演的領導角色、展現新思科技IP產品組合兼具高品質與廣泛性，及同時彰顯雙方成功的夥伴關係

在彈性客製化IC的商業模式下，不管在任何設計階段，創意電子都能為客戶提供客製化IC產品。由於沒有自有產品及硬體資產，如晶圓廠或工具設備的負擔，完全以開發客戶產品為主，創意電子能將設計障礙降到最低，同時加速量產。

innoing123 · 發表於 2012-3-13 17:55:42

創意電子與新思科技已共同成功完成30個客戶裝置的設計定案，涵蓋網路、無線通訊、消費性電子及電腦等領域，且通過130奈米、90奈米、65奈米、40奈米等製程驗證，成功地應用在數位相機、PDA、監視系統、數位電視，以及硬碟機等多種產品。

創意電子是新思科技IP OEM合作夥伴計畫(IP OEM Partner Program)的重要成員。藉由參與該計畫，創意電子可以運用新思科技豐富的DesignWare IP產品組合，以及獲得專業的技術支援。DesignWare IP包含通過矽晶驗證、廣泛用於PCI Express、USB、DDR、SATA、HDMI、MIPI和乙太網路等介面的IP解決方案，以及類比IP、嵌入式記憶體和標準元件程式庫等等。

創意電子總經理賴俊豪表示：「市場上有越來越多的公司透過客製化IC開發各式具有差異化的產品，為了能成功提供客製化SoC，我們必須擁有足夠的靈活度以開發出具差異化的產品，以及擁有快速反應能力，才能讓客戶善用差異化佔據市場優勢，而新思科技在這項策略上扮演著關鍵的角色。」

新思科技IP及系統行銷副總裁John Koeter表示：「過去十五年來，新思科技提供SoC設計人員各式通過矽晶驗證的IP產品組合，其中包括介面、類比、標準元件及嵌入式記憶體IP，這些解決方案不但可降低整合風險，還能加速產品上市時程。這次創下新的設計定案里程碑，除證明新思科技與創意電子間穩固的長期合作關係外，也見證了雙方鍥而不捨的努力，為的是協助客戶加速產品上市時程，同時兼顧產品的功能與效能。」

tk02561 · 發表於 2012-7-10 10:47:49

SSMC採用新思科技Proteus LRC提升良率低成本且高準確之微影驗證(Lithography Verification)解決方案

(台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)近日宣布，恩智浦半導體(NXP)與台灣積體電路製造股份有限公司(TSMC)的合資企業─新加坡商Systems on Silicon Manufacturing Company (SSMC)採用新思科技Proteus LRC解決方案。SSMC將Proteus LRC應用於其製程中之後OPC (post-OPC)階段的微影(lithography)驗證，以找出對製程變異(process variation) 敏感且易於產生良率損失(yield loss)的關鍵製造熱點(manufacturing hotspot)位置。在晶片設計進入製造流程之前，這些由Proteus LRC所識別的熱點可先予以修正，如此在推出新產品時可提升良率，縮短整體開發時間以及達成較可靠的製程(reliable process)。

SSMC產品測試工程部總監Dhruva Kant Shukla表示：「新思的工具讓我們的設計支援團隊協助客戶在其產品開發及設計驗證流程中提供有效率的支援。將Proteus LRC整合至我們的晶片修整完工(chip finishing)的流程，讓我們得以透過可靠的方式在原型投片試產(tape out)階段的初期(也就是修正措施最可行的時間點)找出生產熱點。隨著我們邁向高性能混合訊號(High Performance Mixed Signal)應用的特殊晶圓(wafer)技術節點，透過佈署Proteus LRC，我們能以更穩固、更可靠的方式提供創新製程。」

Proteus LRC提供業界領先的檢測運算(check algorithms)和模型(models)，可正確預測生產流程並識別佈局(layout)中無法滿足設計目的或是對製程變異極為敏感的區域。為了達成簡易佈署，Proteus LRC使用同樣經過業界證明，用於光學臨近效應修正 (optical proximity correction，OPC)和製程開發的Proteus精簡模式以及Sentaurus微影嚴謹模式。例如，阻劑頂層損失(top loss)和腳化(footing)的情況在先進節點上較為常見，而這在蝕刻(etch)過程中可能會產生問題，而最後導致良率損失。Proteus LRC利用這些模式的3D預測能力為晶圓設計提供獨到見解，有效識別這些阻劑頂層損失或腳化可能發生的區塊。

tk02561 · 發表於 2012-7-10 10:47:58

Proteus LRC以Proteus引擎為基礎，並整合至新思科技的Proteus處理流程技術(Pipeline Technology)中，能從投片試產到mask fracture提供單一流程解決方案。該處理流程在光罩合成(mask synthesis)及fracture的所有階段提供同步處理(concurrent processing)，將I/O 時間縮短到最小，以有效處理先進技術節點中出現的大量兆位元資料組。Proteus引擎提供經業界實證過的平台，能擴增到數百個甚至數千個CPU中。客戶只要透過使用標準x86處理器核心，就能有效掌控周轉時間(turnaround time)，同時維持最低的購置成本。

新思科技矽晶工程事業群資深副總裁暨總經理柯復華(Howard Ko)表示：「Proteus LRC持續提供領先業界的準確率，協助像SSMC這類的半導體廠商排除關鍵的製造熱點，讓他們在晶片設計進入製造時更具信心。高準確率和低購置成本讓Proteus LRC微影驗證解決方案成為全球領先半導體製造商的首選。」

關於SSMC

Systems on Silicon Manufacturing Company (SSMC) 乃由恩智浦半導體與台積公司合資成立的八吋晶圓半導體公司。自2000年開始營運以來，SSMC發展快速，就營運規模而言已是全球首屈一指的晶圓代工廠商。SSMC利用先進CMOS、嵌入式快閃記憶體、類比混合訊號、RF和BCD製程技術，提供彈性且符合經濟效益，涵蓋0.25微米至0.11微米技術的半導體製程解決方案。For more information, visit. www.ssmc.com

mister_liu · 發表於 2012-11-7 12:18:00

台灣新思科技(Synopsys Taiwan)獲頒國家品牌玉山獎傑出企業全國首獎

(台北訊) 台灣新思科技(Synopsys Taiwan)近日獲頒「國家品牌玉山獎傑出企業全國首獎」，肯定新思科技持續投資台灣，引進關鍵技術，培育高階軟體設計人才，是台灣半導體產業發展最佳的策略夥伴。新思科技是本年度唯一獲頒此榮譽的半導體外商公司。

這項由中華民國國家企業競爭力發展協會舉辦的「第十四屆國家建築金質獎暨第九屆國家品牌玉山獎」頒獎典禮於十月三十一日在公務人力發展中心舉行，吸引超過500位產、官、學界代表齊聚一堂。典禮邀請到副總統吳敦義、行政院院長陳冲、立法院院長王金平、內政部部長李鴻源等部會首長親臨致詞並頒獎，顯示政府對得獎企業的支持與鼓勵。

副總統吳敦義致詞時指出，政府積極以十大重點服務業作為推動服務業發展的主軸，以國際醫療、數位內容、高科技及創新產業等在地優勢，以及六大新興產業提升台灣軟實力。透過國家品牌玉山獎針對消費面或產業面、企業經營管理的審核，促使企業得到實質提升，帶導台灣品牌於國際間展現優質形象。

立法院王金平院長則表示，國家品牌玉山獎嚴謹審核，促使企業專注核心事業、紮實管理績效，以突破框架的創新思維再創新局，與經濟部現正推動的五項亮點產業提昇與轉型政策同為台灣經濟重要推手，引領整體產業發展。

台灣新思科技董事長葉瑞斌表示，近來歐債危機肆虐，全球經濟活動降溫，大多數企業的投資行為趨於保守，新思科技卻加碼投資台灣，合併思源科技的總金額達新台幣122億元，這是新思科技繼2004年響應政府矽導計畫成立「台灣研發中心」後，對台灣又一次的重大投資，不僅凸顯新思科技肯定台灣產業的策略地位，展現持續投資台灣的決心，也可作為吸引其他外商投資的模範。

葉瑞斌強調，面對快速變動的全球經濟發展環境，新思科技仍將持續投注於技術的創新與研發，而我們也將持續與本地的客戶保持密切合作，除了提供先進的技術之外，並加強協助客戶有效整合資源，共同創造產業發展的契機。

國家品牌玉山獎「傑出企業類」今年共選出十三家廠商，經過主辦單位邀請學者專家兩階段評選後，推選台灣新思科技為全國首獎，其他獲獎的企業還包括一零四資訊科技、京元電子、國眾電腦、宏佳騰動力科技、中國信託人壽等。主辦單位說明，玉山獎持續引導企業重視產品創新研發、管理制度、品質提升、顧客服務及加強職業訓練等面向，提升台灣產業之品牌競爭力。

mister_liu · 發表於 2012-12-19 15:41:24

愛美科(Imec)與新思科技(Synopsys)強10奈FinFET先進製程合作
此舉將強化新思技Sentaurus TCAD模型(models),以因應新世代FinFET技術要求

(台北訊) 比利時奈米電子研發機構愛美科(Imec)與全球晶片設計、驗與製造及電子系統軟體領導廠商新思科技(Synopsys)近日宣布，方將擴大合作範圍並將電腦輔助設計技術(Technology Computer Aided Design，TCAD)應用於10奈米鰭式電晶體(FinFET)製程。此合作是以14奈米等製程為基礎，而透過這項合作案，新思科技的Sentaurus? TCAD模型將可有效支援新世代FinFET裝置。雙方的合作將包含新裝置架構的3D建模(3-D modeling)，可協助半導體產業生產高效能、低功耗的產品。

愛美科邏輯程式部(logic program)總監Aaron Thean表示，我們當前的研發重點在於解決10奈米製程所面臨的半導體裝置及材料上的挑戰，而新思科技是TCAD技術的領導廠商，與新思科技合作將可強化我們在先進研究領域的影響力。

愛美科與一流IC廠商合作研發先進CMOS微縮(scaling)技術。這項技術涉及的不只是如何縮小晶片尺寸，裝置微縮(device scaling)還需要新材料(materials)、裝置架構(device architectures)、3D整合及光學(photonics)等各式新技術的支援愛美科與新思科技的合作特別強調FinFET與tunnel FET (TFET)在新裝置架構的開發及優化(optimization)。於12月8日至10日在舊金山所舉辦的2012年國際電子元件大會(IEEE International Electron Devices Meeting，IEDM)上，愛美科發表了用應力源(stressor)升載子遷移率(carrier mobility)的研究論文，這對10奈米FinFET裝置的微縮相當重要。而使用新思科技的TCAD工具將有助於愛科加速此項研究的發展。

新思科矽晶工程事業群資深副總裁暨總經理柯復表示：「與愛美科擴大合作有助於提升新科技對於新世代FinFET裝置建模的TCAD擬工具。愛美科為一以先進研發著稱的知專業廠商，而雙方的合作將有助於強化新的TCAD解決方案。

About Imec

Imec performs world-leading research in nanoelectronics. Imec leverages its scientific knowledge with the innovative power of its global partnerships in ICT, healthcare and energy. Imec delivers industry-relevant technology solutions. In a unique high-tech environment, its international top talent is committed to providing the building blocks for a better life in a sustainable society. Imec is headquartered in Leuven, Belgium, and has offices in Belgium, the Netherlands, Taiwan, US, China, India and Japan. Its staff of close to 2,000 people includes more than 600 industrial residents and guest researchers. In 2011, imec's revenue (P&L) was about 300 million euro. Further information on imec can be found at www.imec.be.

heavy91 · 發表於 2013-1-8 14:43:04

祥碩科技、凌通科技和虹晶科技在時序收斂(timing closure)過程中節省了數周的時間

Highlights
整合的信號完整性分析(SI)與延遲運算技術，提供比第三方附加式解決方案更快而精確的結果
以簽核為導向(Signoff-driven)的ECO(engineering change order)導引指令結合IC Compiler，可有效縮減時序收斂的周轉時間(turnaround time)

(2013年1月8日，台北訊)全球半導體設計、製造軟體暨IP領導廠商新思科技(Synopsys Inc.)今天宣布，台灣先進消費性與多媒體晶片設計公司祥碩科技(ASMedia)、凌通科技(GeneralPlus)和虹晶科技(Socle)等三家公司，採用了新思科技的PrimeTime SI做為靜態時序分析(Static Timing Analysis，STA)和信號完整性分析(Signal Integrity，SI)的簽核(signoff)工具。他們採用PrimeTime SI主要是因為該工具簡單易用，且具備以簽核為導向(Signoff-driven)的ECO導引技術，可與新思科技Galaxy 設計平台之實體實作(Physical Implementation)工具IC Compiler作緊密連結。

祥碩科技的副總經理張棋表示: 「我們先前使用PrimeTime分析時序，而利用第三方附加式工具分析信號完整性的方式，在設計裡留下餘量，時序收斂也花費較多時間」「我們選擇PrimeTime SI因為我們信任PrimeTime STA的平台擁有HSPICE的驗收精確度。它簡化了我們的設計流程，幫助消減悲觀性，並寬裕的達到驗收標準之內的執行時間。」

heavy91 · 發表於 2013-1-8 14:43:18

凌通科技資深處長李公望表示: 「為了統一全球研發中心的時序驗收工具，我們測試並選用了PrimeTime SI，因為它簡化了我們的驗收流程，並結合StarRC與IC Compiler啟用了完整驗收對應的Galaxy解決方案流程，改善了我們在高頻率低功耗設計上的周轉時間(turnaround time)。」

虹晶科技總經理彭永家表示: 「我們選用了PrimeTime SI，因為它驗收驅動的ECO導引科技結合IC Compiler縮減了ECO迴圈，加速了大型複雜設計的時序驗收。虹晶科技將更精準掌握設計時程，加速客戶產品進入市場的時間。該技術亦能有效提升晶片於高階製程的效能，提供客戶更具競爭力的產品服務。」

PrimeTime SI拓展PrimeTime STA與簽核的環境，並結合串擾延遲(crosstalk delay)與雜訊(noise)分析以及新一代以簽核為導向的ECO導引科技。PrimeTime ECO使用專利申請中的技術提供最快速、擴展性最高的ECO解決方案，與IC Compiler緊密連結減少迴圈並提供高預測性的時序收斂流程。

新思科技設計分析與簽核(Design Analysis and Signoff)行銷總監Robert Hoogenstryd表示:「對於在緊縮的時程內設計出更大的晶片，如何讓時序收斂更有效率是很關鍵的。運用我們時序簽核的先進技術，結合可與設計實作高度整合的流程，使用者能立即提高生產力並達成更快的時序收斂。」

atitizz · 發表於 2013-3-13 11:28:26

聯華電子(UMC)採用新思科技IC Validator 於28奈米製程之樣式比對微影熱點驗證
雙方合作可簡化製程上的設計收斂，加速矽晶製造時程

重點摘要:
聯華電子與新思科技合作，共同解決先進製程節點的設計驗證挑戰
聯華電子採用新思科技IC Validator模型比對(pattern-matching)技術，加速28奈米製程的實體簽核
如果搭配新思科技之IC Compiler解決方案，這項合作更可為 In-Design實體驗證帶來效益，嘉惠聯電客戶

(台北訊) 全球晶片設計及電子系統軟體暨IP領導廠商新思科技(Synopsys)今日宣布，聯華電子(United Microelectronics Corporation)採用新思科技IC Validator實體驗證(physical verification)解決方案，於其28奈米製程節點之微影(lithography)熱點(hot-spot)檢核。IC Validator模型比對(pattern matching)可快速偵測出受限於製造技術的布局(layout)，大幅加速最後的設計簽核(design signoff)步驟。而針對In-Design實體驗證，IC Validator可結合IC Compiler™解決方案，如此能讓從事布局繞線的工程師在設計後期避免突如其來的變動，並減少手動修正的情況，進而加速投片(tapeout)時程。透過自動修復微影的違例(lithography violations)，IC Validator模型比對技術可延展In-Design的流程，進而實現設計周轉(turnaround)時間的最佳化。

atitizz · 發表於 2013-3-13 11:28:43

聯華電子先進技術開發處和矽智財研發設計暨設計資源處副總經理簡山傑表示：「聯電不斷透過最新的設計支援，協助客戶簡化流程，實現成功的矽晶設計。IC Validator的模型比對技術讓我們的客戶得以快速篩檢出困難度高的布局特徵，減少細部製程模擬的需要。再者，使用IC Compiler及In-Design技術可讓IC設計人員能在設計初期進行檢核，降低設計週期的風險。」

要在28奈米製程達成微影印刷適性(printability)可能會對實體設計帶來極大的限制，包括繁雜的設計規則檢查(design rule checks ，DRC)以及運算密集的細部製程模型檢查(process model checking)等。IC Validator透過創新的模型比對技術簡化該作業，並藉由直覺式2D多型態樣式分析強化傳統DRC。模型比對能達成晶圓準度和極速效能(ultra-fast performance)，可大幅加快微影熱點的偵測，並加速投片時程。

如果結合IC Compiler解決方案，IC Validator模型比對技術可擴大In-Design實體驗證的效益，減少後期不確定因子的發生率並降低手動修正的情況。有了模型比對技術，設計人員可直接在實作環境中透過按鈕進行微影熱點的篩檢。快速模型比對分析利用了整個In-Design架構，包括直覺式的錯誤回報、GDS合併、錯誤分類等。在繞線過程中，一旦偵測到違例狀況(violations)便會自行啟動修復機制，如此可省下繁複且易出錯的手動修正步驟。具備模型比對的In-Design實體驗證，讓設計人員能夠提早實現並維持完備的設計，如此可提升最後布局的品質，並減少進度上的風險(schedule risk)。

新思科技設計實作事業群資深副總裁Antun Domic表示：「隨著晶片設計日益複雜，我們必須將易製性(manufacturability)納入設計發展的一環。到了投片階段，已經沒有多少時間可進行後期設計分析及手動修補。而我們與聯電在模型比對技術上的合作大幅提升了實體設計與驗證間的整合。這套先進的解決方案能滿足雙方客戶在晶圓設計上的需求，提升製程上的能見度，同時能加速投片時程。」

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