瑞昱採用新思科技Design Compiler解決方案

jiming

有效降低ASIC設計週期30％ 加速設計時程 提升成本效益
2 ~7 \0 z) Q. u9 r; u, |! p  
全球半導體設計軟體領導廠商新思科技(Synopsys)近日宣布，瑞昱半導體(Realtek)採用Synopsys的Design Compiler Topographical Technology，有效降低通訊網路、電腦週邊、多媒體等產品的設計週期(Design Cycle)達30％以上。由於這項技術可與Physical Implementation緊密結合，協助設計者在Synthesis階段就可找出Problem Areas，在Physical Layout時免除重複(Iterations)，因而提升成本效益，並加速設計的時程。
( I+ h" U; E' u6 [% P
瑞昱半導體設計技術研發中心副處長黃世安博士表示，Synopsys的Topographical Technology，可以讓Post-layout的Timing Correlation達到4％以內，有效降低Synthesis與Layout過程中之設計重複(Design Iterations)，同時減少晶片面積達9％，並可更快速地將最先進的晶片產品上市。

使用Synopsys的Topographical Technology時，Front-end設計者可以在Physical Implementation之前，即獲知Layout的結果，並採取必要的修正措施(Corrective Measures)，以確保晶片設計時對於效能、面積及功率上的嚴格要求。同時，Design Compiler中對於Synthesis的解決方案可以與Synopsys的Galaxy設計平台之實體設計解決方案，共享相關的技術與架構，讓RTL-to-GDSII Path更為一致而且容易預測。

新思科技Implementation部門資深副總裁Antun Domic指出，Design Compiler之Topographical Technology技術可以有效降低設計週期，讓採用這項解決方案的設計業者更具競爭力，瑞昱半導體便能充分了解這項技術的優勢。

jiming

貫通通用功率格式(Common Power Format)的解決方案  讓具功耗意識(Low Power Aware)的驗證得以實現
4 T/ R7 U( L: S  S! p
2007年7月6日新竹台灣– 全球電子設計創新領導廠商益華電腦今天宣布，在通訊網路、電腦週邊與多媒體領域的IC設計領導公司瑞昱半導體(Realtek Semiconductor Corp.)已經運用Cadence® Logic Design Team解決方案，完成絕佳的低耗電設計。
- R/ _1 j+ r6 l
瑞昱半導體發言人陳進興副總經理表示：「Cadence Logic Design Team解決方案在設計流程初期便提供分析電源管理技術，確保設計時的最佳電源狀況。這種作法幫助我們的邏輯設計人員，將冗長乏味的手動作業自動化，維持高生產力。我們計劃未來在設計時也採用Logic Design Team解決方案。」

憑藉著Cadence Incisive® Design Team Manager與Incisive Design Team Simulator，瑞昱半導體的邏輯設計團隊能夠在設計初期，驗證和模擬power shut-off (PSO)，以確保電源管理在設計實現之前功能正常。早期驗證不僅可以降低功能故障的風險，還可以幫助確保高時效的設計生產力，以及提供可預測的設計時程。
7 O7 W8 b3 s% v
) y& V: g3 N/ B) V* b4 ]' |5 G「百分之八十的晶片電源功耗在設計前段就已經決定，所以電源就會變成邏輯設計人員很重要的考量。」Cadence益華電腦前段設計(Front-End Design)副總裁Nimish Modi表示：「Cadence Logic Design Team解決方案讓瑞昱半導體能夠在設計初期就實現最佳電源功耗、時脈與設計面積，並加速functional closure，進而大幅強化設計時程的可預測性，也提高了團隊生產力。」
3 E$ f4 Q' `! ^) u0 x
& F+ o; q7 g+ d$ Y/ ?9 ?+ F* m# ?. VCadence Logic Design Team解決方案提供完善整合的Design with Power，活用Si2聯盟認可的業界標準通用功率格式(Common Power Format，CPF)與PSO(power-shutoff)驗證。Logic Design Team解決方案活用Cadence低耗電解決方案中的同樣的CPF資訊，在設計流程的早期以快速、精確的「假設性」分析進行電源管理，確保高品質電源最佳化與驗證，同時保證完整的功耗意識(Power-Aware)流程。這個流程提供模擬、電源控制驗證、全面合成(global synthesis)、功耗意識(Power-Aware)測試、設計實現與sign-off驗證，以及從planning to closure的自動化驗證管理流程。
& P  E4 P' c9 \: K+ T" q
/ w, w5 M3 |+ M6 E5 U" |. m2 aCadence Logic Design Team解決方案
. s0 a$ R7 @8 {; O. B7 H5 MCadence Logic Design Team運用Cadence Encounter®數位IC設計與Incisive®功能驗證平台的整合式、全面性而且同步的作法，讓解決方案容許與RTL設計與同步，實現時程的可預測性。這個獨特解決方案提供邏輯設計團隊從驗證到電源管理、測試到實體設計，以及plan to closure管理以及邏輯signoff解決方案，也代表著整個Cadence市場區隔策略的另一項成就，就是特別為設計團隊提供量身訂製的解決方案。

jiming

全球半導體設計軟體領導廠商新思科技(Synopsys)與全球DRAM主要製造廠商茂德科技(ProMOS)日前共同宣布，茂德已採用Synopsys的Proteus光學近接效應修正(Optical Proximity Correction；OPC)軟體，作為其先進製程技術的生產標準，此解決方案可協助茂德科技在生產記憶體IC時，更有效地控制關鍵尺寸(Critical Dimension)，降低OPC之擁有成本(Cost of Ownership；CoO)，並確保晶片設計的準確率及整體效能。
1 n* m& x, v1 V3 ~. q. M. ^
6 z; Z$ M9 I+ m3 i! E9 `茂德科技前瞻技術發展中心資深處長趙海軍博士表示，在決定採用Proteus OPC之前，該公司曾針對市場上幾家相關的廠商進行仔細的評估，結果Proteus可以讓高階技術節點(Advanced Technology Node)達到最精確的OPC修正，以及改善Cost of Ownership之顯著成果。Synopsys這項優越的可製造性設計(DFM)設計工具，提供同業間最具彈性與擴充性能的解決方案，有效提升記憶體產品整體的製程效能。
( k" _0 i1 |1 N1 r; p3 o. w
9 k" H( |1 o# OSynopsys矽晶工程群(Silicon Engineering Group)資深副總裁Wolfgang Fichtner則表示，茂德科技在其製程中選擇採用Proteus OPC，說明了Synopsys在DFM技術上的領導地位，Synopsys將持續致力協助像茂德科技這類業界領先的客戶，讓其產品都可以順利地產出，而不至於浪費投資成本。
- ]& F8 W" N9 p
5 \5 |1 @9 _, `. P8 j為了強化Proteus OPC引擎在45奈米及更先進製程技術上的效能，Synopsys最近在此引擎上增設了Dual-domain Simulation (DDS)技術，使用者可根據修正程度的需求，自由選擇是採用Flash-based的模擬(Simulation)，或Field-based Simulation，或者也可以兩者同時採用。同時，Synopsys也正在與量測設備廠商合作，提供精確的蝕刻模型給Proteus的使用者，以便降低蝕刻過程所需的時間。
( P' T4 \& F4 C+ Z) q+ g9 o
( v* M" i4 E8 O+ m' u新思科技提供目前業界最完備的DFM解決方案，包含從最初的RTL設計到最終矽晶片的完成，而透過下述系列產品所提供的技術與解決方案，新思的DFM產品協助設計業者處理關鍵的可製造性與良率等問題。這些系列產品包括IC Compiler Physical Design Solution、PrimeYield LCC、PrimeYield CMP、PrimeYield CAA、Hercules Physical Verification Tool、Proteus OPC、CATS Mask Data Preparation Product、SiVL Lithography Verification、Patented PSM Technology，以及專為模擬所推出的Physics-based TCAD套裝軟體。此外，新思科技的製造良率管理(MYM)解決方案可以直接套用晶圓廠的相關製程，讓設計業者即時獲得良率數據與分析能力，以便減少設計過程中所衍生的Random、Systematic或Parametric等方面的缺失。

jiming

適用於條件與規則導向 (constraint and rules-driven) IC封裝設計的 Cadence SiP Digital Layout
; K8 z9 Y# n/ z強化智原科技的基板 (substrate)設計能力並使整合流程更順暢
% B9 k8 m' ~4 \( W
2007年8月6日台灣新竹訊 – 全球電子設計創新領導廠商Cadence益華電腦與全球頂尖無晶圓廠ASIC和IP公司智原科技(Faraday Technology Corp.)，宣布智原科技已經採用Cadence® system-in-package (SiP)及數位協同設計(Co-design)技術。這項技術強化了智原科技的設計及整合能力，並且使智原科技成為台灣市場上首先具備SiP能力的無晶圓廠設計服務公司。

5 _4 |, ]0 f  K9 @  X" p% j# ^, ^當今的IC設計公司都竭盡所能在開發階段初期就將原型建立，以求縮短設計時間。而Cadence SiP及數位協同設計技術在IC設計前期就與Cadence Encounter®數位IC設計平台密切整合，實現與晶片設計團隊及其流程的高度相容性，並且能夠符合IC技術規範。
& E6 l! S. U3 y, e  {; R
智原科技SoC發展暨服務處長謝承儒表示：「我們需要的SiP及協同設計，是要可以提供自動化、整合性、可靠性與可重複性的技術，而我們發現Cadence益華電腦的解決方案能符合我們的需求。而當多重高腳數(high-pin-count)晶片整合成單一基板時，SiP數位協同設計技術讓這個流程更順暢，也讓智原得以為客戶提供更周延的ASIC服務。」
$ H# L9 ?3 t% _4 ]2 S* ^) |' Q
Cadence SiP及協同設計技術除提供系統與封裝廠商絕佳價值以外，也讓IC設計服務與無晶圓廠ASIC公司能夠為客戶提供具有”SiP意識”(SiP-aware)的設計。Cadence SiP Digital Layout是完美的條件與規則導向(constraint and rules-driven)封裝基板(substrate)配置環境，支援所有主要的封裝方法，包括PGA、BGA、micro-BGA與chip scale，以及flip-chip與wirebond attach方法。

Cadence益華電腦台灣區總經理張郁禮表示：「與智原科技合作不僅可以展現我們為整個供應鏈提供SiP設計解決方案的能力，也為台灣半導體新一代技術豎立了里程碑。對Encounter使用者而言，可以透過協同設計方法的充分運用，實現從晶片配線規劃到晶片最佳化的流程，進而促成IC與SiP設計團隊的整合。」
) N/ Y8 D+ v+ h" e
關於智原科技
智原科技（ Faraday Technology Corporation ）是亞洲最大的 IC 設計服務公司，全球員工超過 700 人， 2006 年營業額為新台幣 55 億元。智原科技總公司位於新竹科學園區，並於美國、日本、歐洲與中國大陸設有研發、行銷據點。智原科技主要提供矽智財元件 (Silicon IP) 、客戶訂製特殊應用積體電路（ASIC) 及 ASIC 設計方案等服務項目。重要的 IP 產品包括： 32-bit RISC CPU 、 DSP 、 MPEG-4 、 H.264 、 USB 2.0 PHY/Controller 、 USB OTG 、 Serial ATA 、 10/100/1000 Ethernet MAC 、 10/100 fast Ethernet PHYs 、 PCI Express 、 Cell Library 、 Memory Compiler 等數百個週邊數位及混合訊號 IP 。

jiming

加州山景城, 9月30日 /美通社-PR Newswire/ -- 全球領先的半導體設計和製造軟體及知識產權 (IP) 供應商新思科技 (Synopsys, Inc.) null 今天宣佈，三洋半導體公司 (SANYO Semiconductor Co., Ltd.)（以下簡稱「三洋」）已經簽署了一項業務拓展協議，以將新思科技建設成為該公司在整個執行和設計驗證流程服務中的領先 EDA（電子設計自動化）供應商。三洋透過部署新思科技的 Galaxy(TM) 設計和 Discovery(TM) 驗證平臺來提高生產率是此項決策的一個關鍵因素。這種合作關係包括提高新思科技整個產品組合中的工具使用率，其中包括 Galaxy 設計平臺所採用的 Design Compiler(R) 合成、Primetime 時序分析、IC Compiler 佈局和佈線技術，以及用於新思科技 Discovery 驗證平臺類比和數碼驗證的 VCS(R) 和 NanoSim(R) 模擬器。
9 S: \8 X0 [; [( Y$ _1 B/ Z8 Z& j; s
# @, J4 f4 @& s三洋 LSI H.Q 設計工程中樞部門總經理 Takeshi Ogiwara 表示：「透過擴大我們與新思科技間的長期合作關係，我們正在以重點突出的協同努力來使我們設計流程中的生產力達到最高水準。規範 Galaxy 和 Discovery 平臺將幫助我們應對在打造前沿技術時所遇到的新挑戰。事實上，部署新思科技的領先技術已經幫助三洋成功實現了大量產品設計。」

& K& l" Z  n0 R+ p5 S  w! N; `新思科技董事長兼行政總裁 Aart de Geus 表示：「隨著我們與三洋間的成功合作已拓展至新的高度，我們將側重於優化設計流程速度和生產量以實現最高生產力。這一重要的聯合舉措旨在透過擴大工程生產力和維持三洋的前沿技術地位來增加三洋的營收。」

jiming

新思科技(Synopsys)獲美國在台協會(AIT)表揚
% G( h- r- S; \, \" O肯定新思對台灣半導體產業發展貢獻、與善盡企業公民責任

* s/ L% ^( d5 D; P) g! q9 M(台北訊) 台灣新思科技(Synopsys Taiwan)於11月6日獲美國在台協會(American Institute in Taiwan)的表揚，肯定新思科技長久以來對台灣半導體產業發展的貢獻，與在地夥伴共創雙贏，並持續關懷弱勢族群的科學教育，善盡企業公民的責任。

這項頒獎儀式是在美國在台協會商務組舉行，由美國在台協會頒發美國商務部感謝狀給新思科技大中華區總裁葉瑞斌，經濟部技術處副處長吳明機、美國在台協會商務組組長黃德昌等人均到場觀禮。葉瑞斌表示，雖然近來全球經濟面臨挑戰，但台灣的半導體產業結構完整，成本管理績效良好，因應市場反應快速，仍是相當具有產業發展的優勢。
$ z) ^0 q! e: i$ ]
' m& E4 [& |4 A" {美國在台協會指出，半導體產業是台灣經濟發展重要的一環，我們很高興見到在台灣半導體產業的發展過程中，來自美國的新思科技能夠扮演重要的合作夥伴，成立研發中心引進創新技術，與台灣半導體產業共同成長，並且發揮企業公民回饋社會的精神，適時贊助偏遠地區小學科學教育，捐贈電腦給弱勢族群使用，表現相當優異。  
" V# L  L7 |1 Q
經濟部技術處表示，新思科技配合政府引進先進技術扶植本地產業發展的政策，自民國93年起即在台灣成立研發中心，至今已累計投入新台幣11億元經費，以實際的行動投資台灣，並計畫導入65與45奈米製程的先進設計軟體技術，協助台灣半導體設計技術的升級，新思科技在台灣的努力與成就令人印象深刻。經濟部技術處樂於見到新思科技獲得美國在台協會的頒獎肯定。
) k1 S  c  R- _6 P
2 z& x" L2 F$ j: a葉瑞斌強調，面對全球經濟環境的變化，新思科技仍將持續投注於技術的創新與研發，而由於多年來持續在創新技術研發的投資，新思科技當前即處在一個相對優勢的有利位置，我們將持續與本地的客戶保持密切合作，除了提供先進的技術之外，並加強協助客戶有效整合資源，共同創造產業發展的契機。
5 {% q4 L2 q9 L* P3 h
在政府的「晶片系統國家型科技計畫」中，電子設計自動化(Electronic Design Automation,簡稱EDA)人才的培養及產品的開發，被列為優先扶植的項目之一，配合這項政策的執行，新思科技的「台灣研發中心」目前與產學界的合作計畫包括:與工研院系統晶片科技中心合作開發先進製程低功耗設計; 贊助大學教授暑期赴美進修研究，參與Synopsys先進技術研究計畫; 與國家晶片中心合作規劃推出短期設計課程; 並與教育部顧問室DAT聯盟合作，提供暑期工讀名額給國內大學相關系所，讓學生實際應用EDA設計軟體，增進晶片設計的學習與經驗等項目。
. p7 }) Q' s3 u
而在企業社會責任方面，透過國立台灣科學教育館及台灣亞太發展基金會的協助，新思科技持續贊助偏遠地區學校學生，到台北的科學教育館進行科學學習之旅。此外，新思科技也捐贈電腦給財團法人至善福利基金會、屏東縣大武鄉平和社區、屏東縣海口人社區經營協會，及台南縣德蘭啟智中心等單位，為弱勢族群的電腦學習，善盡企業的棉薄之力。
- Z, r9 f; g1 H! {
9 [6 k! y( k3 t9 H, d5 Y
' U4 t+ ^" R8 z9 k7 a6 A0 n( w1 u[ 本帖最後由 jiming 於 2008-11-7 02:17 PM 編輯 ]

jiming

6 w2 v* x; s+ w$ z$ ?! k
# [; o. ]8 f0 K

結合獨特M語言(M-Language)與以模型為基礎(Model-Based)之解決方案  

! Z- n4 i4 H4 j  U. Q. K: x

為通訊及多媒體系統級設計提升10倍以上產能

) F' ~  ]* X% u1 X9 |3 Y

(2009年10月15日，台北訊) 全球半導體設計、製造軟體暨IP領導廠商新思科技(Synopsys)今日發表一款結合M語言(M-Language)與以模型為基礎之合成(model-based synthesis)的解決方案--Synphony高階合成 (Synphony HLS, High Level Synthesis) 解決方案，將為通訊及多媒體應用提供較傳統RTL設計流程(flows)高10倍以上的設計與驗證效能(design and verification productivity)。
" p( a2 D: k' g7 E# u
/ I- z! I1 e# t& K; vSynphony HLS可為ASIC及FPGA實作(implementation)、架構探究(architecture exploration)及快速原型建造(rapid prototyping) 提供最佳化的暫存器級(RTL)。此外，透過為系統驗證及在虛擬平台上的提前軟體開發(early software development)所設計的C模型，Synphony HLS將可補強以C/C++語言為基礎的設計流程。若再結合新思科技的Design Compiler®、Synplify® Premier、Confirma™、 VCS®、 System Studio及Innovator等產品，Synphony HLS將提供從IC設計演算到晶片製造(algorithm to silicon)全方位的原型建造(prototyping)、實作(implementation)及驗證(verification)流程。

jiming

與傳統的解決方案相較，Synphony HLS提供更加卓越的生產效能，其產品優勢包括:
# V7 s2 w1 N# {) i$ J6 r
Ÿ提供從M語言到最佳化RTL解決方案的自動化流程
( H5 H& r9 g8 L( I5 H! \Ÿ為ASIC及FPGA所設計的RTL架構之合成(synthesis)
6 H2 }" V' ^# ^+ p0 NŸ針對初期演算驗證(algorithm validation)的快速原型建造方法論(rapid prototyping methodology)
+ S; P  e" r. H+ JŸ針對提前軟體開發及快速系統驗證而設計的C模型生成(C-model generation)
Ÿ包含原型建造及ASIC實作等跨流程的整合驗證(unified verification)
+ M0 b$ [1 t  E5 {1 M& q# H
; y1 Y3 B$ q$ H( {$ w% A( O9 BToyon Research 公司程式演算開發工程師Richard Cagley博士表示：「Synphony HLS解決方案將大幅改變FPGA及ASIC 應用於系統驗證及嵌入式軟體開發(embedded software development)的方式。傳統的HLS方法會使得演算設計轉化成FPGA或ASIC晶片(silicon)實作的RTL過程中，消耗大量的硬體工程資源。而Synphony HLS使用MATLAB®處理高階模擬(simulation)及生產編碼(production code)，代表從模擬直接進入硬體分析的時間將只需幾小時或幾天而已，不再像以往需要數月或甚至幾年的時間，如此將大幅提升生產力、時程及品質。」

jiming

從M語言及高階IP到最佳化RTL的自動化流程
# K1 ~- E1 j: W- [; \
' f  j: H: c: J* j0 e
由於能夠在高度抽象(abstraction)的環境中作精準而簡要的行為表述(expression of behavior)，Mathworks公司所開發的MATLAB®環境已被廣泛使用於演算探究(algorithm exploration)及IC設計。在此環境下的M語言模型通常在RTL過程中被重新編碼(re-coded)及重新驗證(re-verified)，並在某些以C/C++語言程式撰寫的案例中，被當作實作及驗證用途。而相較於手動重新編碼(re-coding)流程比較容易出錯，Synphony HLS可直接從高階M語言程式碼及Synphony HLS最佳化IP模型程式庫(IP model library)中，設計出可實作的RTL及C模型。透過獨特的條件限制驅動(constraint-driven)定點(fixed-point)傳遞(propagation)功能，程式設計師可快速地從高階浮點(floating-point)M碼的可合成子集(synthesizable subset)中取得定點模型，接著Synphony HLS引擎將最佳化的RTL架構合成化以達成面積(area)、速度(speed)及功率(power)的目標。Synphony HLS還可以讓程式設計者使用其所偏好的演算模型程式語言，不需要重新編碼及重新驗證模型，即可提前完成系統級(system-level)之確認(validation)及驗證(verification)。
0 i+ q# {' K+ h6 ^: Z% T* ]6 ~/ s
7 b6 J1 E2 d( p5 \  E6 p7 Y藉由單一模型達成高階合成


% }6 c" c5 a% }& K; Y( z6 w5 jSynphony HLS引擎可為ASIC、FPGA、快速原型建造或虛擬平台等，提供合成最佳化的架構，同時維持實作流程中各個階段的一致性驗證(coherent verification)。針對特定使用對象及架構性限制(architectural constraints)，透過管線技術(pipelining)、排程(scheduling)及結合包括M語言、IP區塊(IP block) ，及所有設計層級(design hierarchy)等跨程式語言及模型限制的最佳化設計，該HLS引擎可提供多層級的自動優化。

jiming

關於Synphony HLS之ASIC設計
1 z# S2 `6 C0 E" L, uSynphony HLS解決方案包含先進的時序評估(timing estimation)功能，可自動利用Design Compiler獲取在既有ASIC技術下，於自動化管線(automatic pipelining)及快速時序收斂(rapid timing closure)等步驟中所需的正確資料。

/ C* n" r) u' r" d6 s關於Synphony HLS之FPGA設計
! T3 A% v1 R, j4 _. P, z# USynphony HLS具備為各式FPGA系列產品如Actel、Altera、 Lattice 及 Xilinx所設計的先進時序(advanced timing)及特定裝置(device-specific)的最佳化功能，為現今FPGA裝置如硬體乘法器(hardware multipliers)、記憶體、移位暫存器(shift registers)，及其他先進的硬體資源提供最佳化的對應(mapping)功能。

$ \: |- E/ H, [$ ?$ K8 Z關於Synphony HLS之快速原型建造設計
) F, H( V: f. P# `/ K, E藉由Synphony HLS及新思科技的Confirma™快速原型建造解決方案，IC設計團隊能大幅縮短設計週期(design cycle)，針對其IC設計快速進行投片前(pre-silicon)之原型建造，並著手於高效能演算驗證(algorithm validation)及軟體開發。

jiming

為提前軟體開發及更快速的系統驗證所設計的C程式輸出(C-Output)
3 S/ T2 C7 _# b8 D* M3 |7 e6 r' i# w當使用Synphony HLS時，由於C模型的建造是流程開發過程中的自然衍生品(natural byproduct)，因此Synphony HLS可有效補強C/C++語言的實作、驗證及嵌入式軟體開發(embedded software development)等流程。Synphony HLS的定點(fixed-point) ANSI-C模型可廣泛用於的系統模擬環境，及新思科技的Innovator、System Studio、VCS 及 SystemC 等流程的虛擬平台中，因此Synphony HLS可將以C程式語言為主的系統驗證的設計周期大幅提前。
6 o1 A3 Q0 M4 w9 A6 w
8 r+ h) _9 l' a; F& _新思科技副總裁暨Synplicity 事業部總經理Gary Meyers表示：「目前市面上還沒有一個自動化的方法，可以產生跨抽象性層級(abstraction levels)的一致性驗證(coherent verification)流程，也沒有可從當前熱門的M程式語言，轉化成具備最佳化輸出的實作流程。然而透過Synphony HLS，我們可以提供一個更為快速且更可靠的系統及軟體驗證途徑。而結合新思科技的系統原型建造(system prototyping)及硬體輔助系統驗證(hardware-assisted verification)等解決方案，程式設計團隊可以更經濟可靠的方式，來設計並驗證複雜的晶片程式及軟體。」

8 n$ l: k9 A$ w6 \% N5 A( p此解決方案包含的套件及上市時程
Synphony HLS解決方案包括M合成技術(M-synthesis technology)、C模型產生(C-model generation)、Synphony HLS高階IP模型程式庫(IP model library)，及為ASIC及FPGA所設計的Synphony HLS 引擎。Synphony HLS目前僅供部分用戶使用，預計2009年底全面上市。

jiming

Synopsys的DesignWare音訊編解碼IP解決方案已應用於超過1億件裝置中
  M- m2 G% R; E6 l3 R
(台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)最近發表其第40項音訊編解碼(audio codec)IP技術，以及已應用於中芯國際 (SMIC) 65奈米製程的DesignWare® 96 dB Hi-Fi 音訊 IP。Synopsys在音訊IP的研發經驗超過12年，可提供IC設計業者支援多達20種不同製程節點(process node)的高品質音訊IP解決方案，不但能滿足180奈米到65奈米等不同製程的需求，且擁有從80 dB 到 103 dB的效能水準。這套獲多國技術支援專家背書，且已應用於超過1億件裝置的矽晶驗證(silicon-proven)音訊IP組合解決方案，可協助IC設計者在SoC設計上降低整合風險、加速上市時程，並達成一次就完成矽晶設計(first-pass silicon success)的目標。

2 b. h3 W) E+ ^9 E8 i8 T3 ?中芯國際設計服務中心副總裁Max Liu表示: 「在SMIC製程技術的開發上，我們一直都有採用新思科技的DesignWare 混合訊號IP，而雙方也維持長期的合作關係。將Synopsys的DesignWare 音訊編解碼技術應用於中芯國際65 LL製程中，讓我們得以協助雙方共同的客戶，將關鍵的音訊功能整合於其SoC的設計中，並得以快速進入量產(volume production)。」

# B9 C* G8 j8 D/ \/ W2 TDesignWare 音訊 IP解決方案為音訊記錄(audio record)及錄放頻道(playback channel)提供全面性的功能組合。記錄頻道的功能包含類比對數位轉換器(analog-to-digital converter，ADC)、音量控制(volume control)、頻道瀘波器(channel filter)、麥克風偏置(microphone biasing)及麥克風揚聲器(microphone amplifier); 而錄放頻道(playback channel)則包含數位對類比轉換器(digital-to-analog converter，DAC)、頻道瀘波器、頻道混合器(channel mixer)、音量控制以及線性驅動器(line-driver)、耳機驅動器(headset driver)及揚聲器驅動器(loud speaker driver)等功能。這些功能能讓IC設計者為那些對於價格及性能較敏感的消費者提供最佳的電子產品音響效果。透過這套能提供高產能率且功能強大之音訊編解碼解決方案，可大量簡化將音訊IP整合進嵌入式設計(embedded designs)所需花費的努力。

jiming

新思科技解決方案事業群(Solutions Group)行銷副總裁John Koeter表示: 「作為類比IP的領導廠商，新思科技將透過具彈性且高品質的音訊IP解決方案來協助各種不同的需求，以及提供與分立原件(discrete component)相似的效能水準，以持續擴展新思在矽晶驗證(silicon-proven) DesignWare IP的解決方案組合。而新思科技高品質的DesignWare® 音訊 IP解決方案，已獲20種不同製程技術實證且應用於超過1億件裝置中，能協助IC設計者降低整合風險、並滿足各種音訊SoC設計對於效能、功率(power)及面積(area)方面的需求。」
! D  V4 ^6 [$ l
; z* l4 p; z  c, j  ?) F" Q關於DesignWare IP
- j1 L4 a1 j' v2 Q  E8 i
" s* Z9 B1 K, d, b. c) H+ _新思科技乃一針對系統晶片設計提供高品質及矽晶驗證(silicon-proven)介面與類比IP解決方案的領導廠商。IP解決方案的組成元件包含控制器(controller)、實體層(PHY)以及針對時下廣泛運用的通訊協定如USB、PCI Express、DDR、SATA、HDMI、MIPI 和乙太網路的驗證(verification)IP，而新思科技廣泛的IP解決方案組合可提供完整的連結性。該類比IP解決方案系列包含: 類比對數位轉換器(analog-to-digital converter)、數位對類比轉換器(digital-to-analog converter)、音訊編解碼(audio codec)、音訊類比前端(video analog front end)及觸控面板控制器(touch screen controller)等。此外，新思科技提供SystemC轉換層級模型(transaction-level model)為快速及矽前製程(pre-silicon)的軟體開發建構虛擬平台。藉由強力的IP開發方法論、以及在品質上的密集投資和全面性的技術支援，新思科技協助設計者加速上市時程及降低整合風險。與獲取更多DesignWare IP相關訊息，請參考下列網站: http://www.synopsys.com/designware; 或可上Twitter: http://twitter.com/designware_ip追蹤相關資訊。