請教power on reset電路??

ainge

請問各位先進, power on reset電路的工作原理??
或是有相關的資料呢?
Thanks!!

monkeybad

Power-on reset have two tasks
% z2 p6 N% F2 y2 M5 E1. Ensuring that the processor starts at a known address.
2. Hold the reset signal until three events have occurred:
(1)the system power supplies have stabilized at the appropriate level;
: b/ D8 o$ C5 c(2) the processor’s clocks have settled;
& _- M) r6 R* `  W6 O. g$ t- r(3) the internal registers have been properly loaded
7 p8 B& ~* |, T4 g6 S' V
7 w( V' a2 R' \) t電路設計難度在於通常要求非常省電(<3uA) 而且在切換電壓要求越來越低時會越來越難設計
以前舊的架構是用R C去做delay
% c# ^: K( q0 o在比較現代的IC是用OSC Clock做delay 假如在配合DFF就可以做switch debounce
6 L) F* y" V4 n. _( F0 ]7 c立琦有出一顆RT9801A/B 可以參考一下 另外MAXIM也有出相關的也可以參考

0 ^% x  m9 M* u8 M* i2 r* R我以前有設計過一顆 但是我是看很多家的datasheet自己拼湊的
+ o# G  M0 J# }雖然規格不是完全符合但是還可以用
+ F% `  C9 T$ l至於真正的電路是怎樣弄的還請有經驗的人提供一下意見吧

/ a0 w$ r- N5 \+ M: F/ x7 J( A大致上我的電路原理是這樣
3 s" w! ]" J$ K- u, c基本上就是 先產生一個參考電壓 通常是用bandgap去做
$ v6 s6 C9 D" D* j( b然後在把輸入電壓接到很多個串聯電阻做分壓
然後把電阻的分壓與bandgap電壓用一個比較器做比較 得到一個trigger的信號
2 B3 [5 m# N/ c% h這個trigger信號經過一個delay機制 delay機制是用OSC震出一個clock還有經過一連串DFF來達成delay的效果
* Q3 P2 d( q. r9 S9 J: X% a然後系統在剛開始Power on時就會送一個reset的信號
- Y: Q- A. i, O' g現在用這個trigger信號去把reset信號鬆開 (用邏輯閘去做運算就可以了)
也就是原本強制reset的信號可能是low 現在經過一段時間鬆開後便為high 然後系統就開始正常的工作了

5 ?/ h: P, K% c& U% _另外還有切換電壓時要加一些類似遲滯電壓的電路 以免電壓有noise或是不穩忽上忽下 reset就一直在那邊切來切去
& k8 E2 G+ M  ?
[ 本帖最後由 monkeybad 於 2007-8-3 05:01 PM 編輯 ]

sjhor

哈哈  說的很清楚唷!!
. R) i; J# C2 @& O0 i+ y3 ]不過以上的電路都相當的複雜!!
若是  IC 內部所需要的 Power On Reset 電路!!
5 ~# R) {/ @) r( C通常是簡單的RC充放電加上 有遲滯的 inverter 就可以唷!!
這個  只有在 Power On 瞬間才會吃電  其他時候都不會有電流!!
我想  如此應該就夠唷!!
不需要太精準的電壓轉換值和精準的 delay time 的時候非常好用唷!!

至於電路!  trace or 找人家的 patent 就非常多多唷!!

finster

補充一下我們自己的作法
我們也是用R-C的方式來作,不過,是用diode-connector 的MOS R和MOS C作R-C
另外,我們不用inverter,而是用schmitter trigger(中文該是翻作史密特)來取代inverter,因為Power ramp的時間在不同的系統下會有所不同,而且Power noise也是無法確定的,故而用schmitter trigger來製造出一個window,使得抗Power ramp noise會有比較好的效果
再來,因為使用R-C,故而schmitter trigger的input端並不是最高電位,會使得schmitter trigger在Power supply穩定後有current在消耗,為了避免這個現象,我們會在R-C的連接端用一個weak PMOS,當Power ramp未達穩定時,這個weak PMOS為OFF,同時Power-on-Reset處在reset的情況
: B$ `9 t; g( M" P; R在Power ramp檼定後,Power-on-Reset處在off的情況時,weak PMOS為ON,讓R-C端拉到最高電位,使得schmitter trigger不會有任何current在消耗

klim

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