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樓主: ywliaob
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[問題求助] 請問一下有關Tanner的教材

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21#
發表於 2007-9-27 23:25:51 | 只看該作者
問題終於解決囉且畫完一個DRC通過的反相器,真的非常謝謝 大大您^^
5 r& i# P/ X, [/ q& o畫的過程中也了解錯誤訊息表達的意思,cadence  tools 畫完layout再跑calibre的DRC 其錯誤訊息 反而只能看懂部份文字而已,這一點反而 L-EDIT   DRC較容易理解  合適初學者 捏><
8 m3 x: d! P, C8 ]8 B另外因為小妹是從大陸網站下載軟體地,所以那些說明檔全沒附給我.... 無法看說明。
% h% P$ w* f( c1 y6 |) ]4 ?所以當然也沒有T-SPICE的說明檔,而小妹自已借台科大 出版社的書來研究,只是裡面對於power 的測量並沒寫清楚怎設 捏?  power有2項參數設定; 1項是輸入要測量的時間、1項是提供電源名稱。
7 ?+ L+ }; l! s/ ]. F" p但"電源名稱  "  小妹實在不知怎設 ...  跑spice一直  這項指令錯誤, 我看台科大及謝永瑞的書都沒寫清楚怎設捏.....
8 `2 {7 J* Z2 w& x至於廖預評的書 暫時借不到,所以能麻煩大大  有空時 再回答 這點好嗎  謝謝你囉^^
22#
發表於 2007-9-28 04:58:20 | 只看該作者
謝謝你~~去望逛看什麼網站~~~~  ^^
23#
發表於 2007-9-28 10:51:34 | 只看該作者
小妹對於lvs使用上也有問題想請教,因為出現錯誤訊息 不知為何無法跑!# _0 E3 m4 u: l# K$ R8 ~
訊息:the file is binary,LVS can not perfrom iteration
, ]! j4 ]4 S/ R$ g+ c5 _, }-----------------------. B; n9 o* O1 P' _1 P! O
不懂為何說我檔案是2進制檔不能重覆執行.....
; ~" ^- P! q2 r我在LVS Setup 設定畫面中2 A1 Q; {. ^! w' D+ R& I; O
layout netlist項: 選擇 .spc檔(佈局後轉出的netlist檔,並且"只"加入include命令,其中去掉模型檔案路徑且改成單引號 包住)
; @$ h0 W& W. W- i2 \
2 z7 a6 P6 n3 w3 a9 A5 r* U3 cschematic netlist項:.sp(L-EDIT轉出的netlist檔,並且"只"加入include命令,其中去掉模型檔案路徑且改成單引號 包住)
8 y, O+ E" P$ h. M3 d. k- Z
0 x) B6 F1 u4 |4 g& z* g0 Noutput file項:就隨意選擇1個存放目錄 自已命名 要儲存的結果檔名 .out3 d' w$ b, D) @* l
----------------------------------------
# \7 e4 w! U; p+ f然後跑LVS 則出現如此錯誤訊息  不知為何?- m; o3 f4 T+ c' P
我也試過將模型檔案  和.sp  及 .spc  三個檔案複制到  LVS目錄 避免LVS執行時找不到file  但也沒用!3 }- A! S0 N; ]& c( H
所以能麻煩有大大  可否告知我 這是什麼原因  謝謝唷^^8 h0 y, |" c! M  @2 G
因為我大略只剩LVS 還不會使用 ^^
24#
發表於 2007-9-29 21:00:45 | 只看該作者

回復 21# 23#的帖子

把相關command and netlist貼上來,幫你看...% S- D: |  p: @

4 E8 |0 m# m4 V/ D[ 本帖最後由 m851055 於 2007-9-29 09:01 PM 編輯 ]
25#
發表於 2007-9-29 22:34:21 | 只看該作者
謝謝!
9 T" Q# ?4 Q. d% _4 y6 D我的S-EDIT轉出的netlist檔名為INV.sp     ;     大寫檔名$ C! t" S* Q4 x& D% a! r
        L-EDIT轉出的檔名為inv.spc ;  小寫檔名
9 c' ?! }4 C  R: p- g' ]- ^# |. q* F2 D2個檔案存放位置在LVS資料夾下;
0 {  A, y9 v, _( B1 c- v- D+ Y/ [# OINV.sp   netlist及我加入的command如下:-----------------------------------------------------: E$ o4 l, W$ [5 _
* SPICE netlist written by S-Edit Win32 7.03
4 `! M% z3 E8 Q# E) N* Written on Sep 29, 2007 at 22:01:15
. f5 W& l$ t( p- D
9 h# ~( l1 B7 E+ r; o* Waveform probing commands
. N( S2 D- X! I1 ~* I5 z: c.probe
# }6 U' v  X; |& J1 P' ]6 k.probe noise dn(*,TOT)
2 [, W  V( M: k% w) ^" g. ?.acmodel {*}. X) Q5 u# P- J$ h1 N0 m
.options probefilename="C:\Documents and Settings\Administrator\桌面\tanner完整版\TSpice70\INV.dat") q/ O3 w6 f) ?9 q( Z
+ probesdbfile="C:\Documents and Settings\Administrator\桌面\tanner完整版\S-Edit\59513042\基本閘.sdb"2 O  Z- q0 y0 Z9 }4 o/ ^
+ probetopmodule="INV"# L  q/ a# S3 C
.include 'ml2_125.md'
  K1 t. o0 r% t' {( c7 e, {" F, _  U  Y# s
* Main circuit: INV
" |" T2 w9 r5 |7 x: X" G, [M1 Y A Gnd Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u
3 l. k$ i, N2 j7 S2 g; O; f: BM2 Y A Vdd Vdd PMOS L=2u W=10u AD=66p PD=24u AS=66p PS=24u
* R- ~- ?$ o. g& V* End of main circuit: INV8 U. H: B. T0 {. V6 y; G' k, X
----------------------------------------------
3 E6 H4 ^& N& b7 w我只在裡面加入.include 'ml2_125.md'         這一行令命而已 。' u9 v( h5 i! x* S( j; o

& j5 [- w" S$ K. E- P# Kinv.spc  netlist及所加入的command如下:------------------------------------------------
9 W/ s5 U: u' w/ v  m# u! j4 N* Circuit Extracted by Tanner Research's L-Edit Version 9.00 / Extract Version 9.00 ;% r' Z( t4 R5 @/ F
* TDB File:  C:\Documents and Settings\Administrator\桌面\tanner完整版\LEdit90\59513042\基本閘.tdb! M) ^1 V8 ~3 k+ e- @
* Cell:  inv        Version 1.152 [- ~& r( p* }/ l0 n
* Extract Definition File:  ..\Samples\SPR\example1\lights.ext5 \: S# N3 k- ^0 o+ [$ R
* Extract Date and Time:  09/29/2007 - 21:59
. l2 c) B0 d* S6 k! ~
/ A4 M  R$ {* c- ^3 C" t; U* Warning:  Layers with Unassigned AREA Capacitance.
2 N  Y7 ]# {, ?3 V( T7 I% O*   < Base Resistor ID>: r  A( }* v# N! s
*   < Diff Resistor ID>
* d( f! q6 n) i& I*   <N Diff Resistor ID>
) b" i+ F! D& h8 S+ }+ p*   <oly2 Resistor ID>
& D2 n+ X3 c  M5 M*   <oly Resistor ID>
! V# `; K2 A% b9 c( V& s; p1 F*   <MOS Capacitor ID>+ H/ x4 W1 \% H1 O0 C9 T/ |# l
*   <NMOS Capacitor ID>
5 G" y# {- t( B# B*   <N Well Resistor ID>5 ]! n7 b4 m3 K2 U, F( L( o& {
* Warning:  Layers with Unassigned FRINGE Capacitance./ j% L* U# r1 d& y( F, M, r
*   < Base Resistor ID>
: y% f& @+ B  t0 R*   < Diff Resistor ID>
: C$ A) q2 q! f/ O6 b4 {) u*   <N Diff Resistor ID>9 x) i  E2 K* M9 ~5 Q" V4 D
*   <oly2 Resistor ID>
& m$ D/ m- V# ?, i( L*   <oly Resistor ID>
; K6 D6 V1 H: P5 g*   <MOS Capacitor ID>
  I" l: H$ n4 ?6 a% [* m$ \4 \' N- o*   <NMOS Capacitor ID>
2 p5 _* s) b- G1 O- t! {" F5 F( L5 J# l*   <oly1-Poly2 Capacitor ID>7 o! |( `+ e# u4 X
*   <ad Comment>' }: T/ V* R/ d
*   <N Well Resistor ID>7 O, y6 D! m5 U  B. ]- i( N( A7 S
* Warning:  Layers with Zero Resistance.+ ~: s5 F$ X/ ]$ k0 {
*   < Base Resistor ID>$ z' l8 D3 F9 K
*   <MOS Capacitor ID># k6 V  g1 q( @$ ~5 N% b/ H5 e
*   <NMOS Capacitor ID>1 ]3 e) V) ^( ]$ g
*   <oly1-Poly2 Capacitor ID>( o+ |9 \! \; I# V3 [! l7 l$ k! r
*   <ad Comment>
# P; A7 L; x9 S) `1 m; [% U
) F. X. c/ W' @* NODE NAME ALIASES
, _% G' \8 {0 R5 D  ]: F*       1 = A (4.5,-6)
" n* N% T! B; o! z8 p6 F* k*       2 = Y (17,-5.5)
$ c: P' I7 @7 S% N9 v4 j- I*       3 = GND (21,-23.5). H4 l4 N8 n& Z) R4 |/ x  z
*       4 = VDD (21,17)0 U: k% m! L2 k. @9 M* z

5 t' J$ _. c) g! r6 O.include 'ml2_125.md'2 R" z0 l! W+ y3 ]( K
M1 Y A VDD VDD PMOS L=2u W=9u , `! E- R. E! ^; r
* M1 DRAIN GATE SOURCE BULK (14 1 16 10) : K5 `6 d# X8 p3 Q- a
M2 Y A GND GND NMOS L=2u W=5u
3 M& Y: G$ j* O+ P* M2 DRAIN GATE SOURCE BULK (14 -14 16 -9) + Q4 A! N# s) k' r0 {* y! ^

; z1 D/ u7 d# ~' o1 ^. P9 d* Total Nodes: 4
/ y$ |- g; h3 h. }$ H" R8 z  A1 ^: F* Total Elements: 2  ~# X5 M6 a; O+ s5 O
* Total Number of Shorted Elements not written to the SPICE file: 0
7 ^( _3 h: A4 U- J$ D0 v* Extract Elapsed Time: 0 seconds+ w% l, @* \9 W
.END) m' U" z2 E3 j4 R( f9 F& j2 h! V
----------------------------------------------2 S; V7 U) S3 E1 _
我也只加入.include 'ml2_125.md'  這行命令而已
0 Z* h2 \1 `" {1 X1 _0 y  h- p# M. O. C* G; s8 J

0 Z& {& @& {) d! j9 w! u麻煩大大有空時 看一下唷   ,在此先謝謝您^^8 r8 J; U) K: ?5 _1 T. K
" Y- N  M& e  s& k$ ^- i
[ 本帖最後由 君婷 於 2007-9-29 10:36 PM 編輯 ]
26#
發表於 2007-9-30 08:06:57 | 只看該作者
schematic change for
) \2 y: `4 S5 z; B( t) r; H* Main circuit: INV
4 n5 T& E+ P( Q8 [) \5 SM1 Y A Gnd Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u
  g' U1 t4 `' }M2 Y A Vdd Vdd PMOS L=2u W=10u AD=66p PD=24u AS=66p PS=24u
/ {7 o) z$ s) q* E! n# ?( X" q! q* End of main circuit: INV
1 k; t  y0 Q! Q& a, z0 j8 `: Z# L
layout command .include 'ml2_125.md' delete
27#
發表於 2007-9-30 23:31:52 | 只看該作者
您好
1 h4 C7 M5 S+ L. A; o您是指schematic轉出的netlist 檔中  ,其中加入的.include 'ml2_125.md' delete 還要再加delete 指令,而我試過沒有空格開來 都仍一樣錯誤訊息無法跑。2 p) I3 W( x2 Y1 J
我現在不知是不是自已跑LVS有設定上的錯誤,我操作方法如下:$ G+ \- u9 }/ h$ F# W$ T7 ]: _

/ v7 W2 m7 {' G: y開啟新檔、LVS setup,在input畫面中的layout netlist選項  選擇inv.spc
& g' Q2 b) k, x$ x9 O                                                               schematic netlist選項  選擇INV.sp* ^" p0 d4 M" n' n7 S7 I
                                           在output畫面中output file選項打勾並輸入要轉出檔案的存放路
& R+ _) H9 i# [8 W9 p' h                                                                                                                          徑與檔名     .out+ F4 t# c: G2 u3 v" Y0 ^! T: I6 @

1 w0 P" t; W. ?2 r2 b                                            overwrite  existing  output   files 也打勾
6 v3 j' d' R( D/ u( ^5 I最後直接執行F5 來RUN  $ c. G3 k& ^& x- J5 P  \

* i- d8 Z/ C) k不知是不是操作上有誤  ,是的話麻煩糾正   謝謝喔^^
28#
發表於 2007-10-1 22:30:11 | 只看該作者
將電路 netlist只留下
: W5 ^& Q- Q& {8 l* Main circuit: INV1 ~0 ]6 g8 ^& [8 w& n! `1 u
M1 Y A Gnd Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u
4 I$ p8 o' `; [) eM2 Y A Vdd Vdd PMOS L=2u W=10u AD=66p PD=24u AS=66p PS=24u
1 f$ w: {( N- [9 A* End of main circuit: INV
  F- N- {. Z( r4 Z* K$ R% g; ~. i9 M# g: m. f0 A0 J( X
layout刪除' J+ }4 Z. C% p, g: z' a
.include 'ml2_125.md'
29#
發表於 2007-10-2 23:35:46 | 只看該作者
正開始學這個程式& Z8 m  y9 t! P# z# y( v
目前還不知道要怎麼用
0 f. m" \2 X2 c$ ?& g2 P希望這個教材有用
30#
發表於 2007-10-2 23:53:07 | 只看該作者
謝謝m851055的協助^^0 R$ X2 b& u! o3 G* q3 E8 u
小妹目前tanner tools 全部流程的基本操作(除進階設定外)已懂得如何 畫電路圖及符號及佈局圖和跑spice到轉出gds檔 結束!
6 `- o; {2 Z2 _: A* i, u, s2 ~小妹花1個禮拜的時間看台科大出的 T-SPICE及L-EDIT 2本書 ,再加上謝永瑞一本,終於學會第2套tools基本的使用,同時L-EDIT 中跑DRC的design rule 說明的很清楚 那邊的材質有什麼佈局上的錯誤,目前就僅差在LVS錯誤訊息不太會看!: w& d3 e: S0 L/ a
. V5 B8 R% ^) L& R! I* T
學了2套tools後 ,想對樓上的黑天使說,tanner tools 真的對初學者很容易學習,只要你先了解書中介紹的s-edit及L-EDIT的檔案架構先,接著再照台科大教科書操作  很快就能了解 整過流程!+ h& _5 r  Q; H4 I4 W: H, p! I
因為tanner tools的教科書 其實寫的很齊全,但反而身為主流之一的cadence tools卻只有唐經洲一本繁體教科書有教實機操作過程,而趙敦華的寫的很簡略!
! V+ b( f& d  K& n5 {: @; j9 E
* V9 \; ~) ]" K小妹僅希望 會有作者願意像tanner tools的作者一樣  肯寫本更詳盡的繁體書,甚至介紹cadence 的command file如何撰寫,這樣大家不就可以像學tanner 一樣 邊自修邊問人嗎^^& ~' N% o( F6 G% s* c$ y
唐博士的繁體書已算是初學者內心必讀聖經  貢獻良多,希望還有第2本以上初學者聖經 ><
: P$ P1 a# P: `8 n4 T, O+ n% p大家就不用花錢特地去培訓....
31#
發表於 2007-10-12 09:43:47 | 只看該作者
Hi,% U5 x# a: d; L. T. \2 I+ `

9 \6 P; l: c6 B3 OCIC有出一tanner的pdf檔,檔案名稱為:Full-Custom IC Design Flow for PC (Tanner)
32#
發表於 2007-10-13 23:14:17 | 只看該作者
我是一個LAYOUT的菜鳥......
% U! s( ~; ]: Q  x$ E* q: `) j/ Z
0 o: ~" S" N+ \: p' n謝謝各位學長們的資料了
: p( \/ N7 A# b5 j  ~) u- n' D5 k4 T* t
謝謝
33#
發表於 2007-10-15 10:12:09 | 只看該作者
m851055大大& J$ ^$ u3 i2 p. E
請問一下 不知為何跑T-SPICE 按下RUN鍵後卻出現錯誤訊息:8 i. X$ s/ d& J; y5 W  K
could not run simulation.- f7 E8 B3 E( n, k. h4 Y
please check your  dependencies.
3 I% }" p6 e' r' g/ H( A, l* \然後出現過一次後下次再按run 之後皆沒跑模擬的訊息,最下方的狀態列中 該檔案的status顯示" a3 q6 c/ @; k2 a
queued 的狀態。! [. [1 \9 s& K: M' a0 v
不知是那裡有問題  跑T-SPICE時都直接出現queued 的狀態 ,過程中並沒跑SPICE的訊息
& u$ S. L4 U- C1 d* |; T, ]8 [2 {! D; C6 \% F* [" \* a
麻煩有空時 能回答一下嗎   謝謝唷^^
34#
發表於 2007-10-15 12:03:47 | 只看該作者
抱歉 已解決了!8 D7 u6 @4 a( t1 \* w6 `1 `8 L
僅是小妹在T-SPICE 環境設定上的錯誤 才發生此問題!  不打擾大大了 謝謝^^
35#
發表於 2007-10-15 23:34:27 | 只看該作者
完全不懂大大說什麼~~來看看網頁在澆些什麼~~感謝大大的分享
36#
發表於 2007-10-16 06:24:25 | 只看該作者
小妹想請教一下 關於T-SPICE   使用 POWER的量測 設定上不是要設電源名稱和量測的起始、終止時間嗎?
* u- B* C6 w; h' W, D6 k3 m8 V但小妹下指令如下:
+ |# Y1 s2 o' c# j; T$ x7 S8 s% m.power  vdd 0ns  100ns
. w7 v: c* }% v' U5 H! Z9 g跑完後並沒量測power的訊息,小妹是想請教 電源名稱 那邊是怎設定的?書上只是大略帶過說輸入名稱和時間罷了耶!
; \* L% O9 p9 x3 f麻煩 大大們 有空的話 請說明一下 謝謝唷^^
37#
發表於 2007-10-16 22:00:20 | 只看該作者

回復 36# 的帖子

.power vdd Gnd 5.0
+ N3 h# ?# ^' x3 n
" b7 Q* S& C5 _) y0 I8 {% Jvdd需和電路中之電源名稱相同
0 U- Z6 i* \+ E9 h; |
$ ~4 X) G# k' N3 F電源一般就如上列所是就可以了; Q4 b6 O3 C( Q/ L4 y* h% A& ]

& I6 J. a" E7 w' N# R7 U[ 本帖最後由 m851055 於 2007-10-16 10:22 PM 編輯 ]
38#
發表於 2007-10-23 20:35:04 | 只看該作者
不好意思喔^^1 G' Z' A+ ^$ e$ M4 A- M
不知可否 請問一下  tanner tools 使用L-EDIT 採用UMC 0.5um製程的範例檔案是什麼檔名?因為學校要等到明年才會開課教L-EDIT 而小妹之前從台科大的教科書中 開啟新的L-EDIT檔案並作基本設定  所套入的範例檔案之設定 乃是2um製程的,因為我看裡面設計規則poly最小寬度為2um。 小妹想請問一下試用版的 裡面有UMC 0.5UM製程的範例檔案   讓你能載入它的製程來進行0.5UM 佈局嗎?
* L. c& ]: z8 U) ~+ {如果各位先進們或是學校正好使用UMC 0.5UM製程的學生們 可以的話麻煩 告知一下好嗎 謝謝唷^^   (老師跟本不說 都說等到下學期開課時就會教你,明年就畢業了 實際上課才3個月)
39#
發表於 2007-10-23 21:41:38 | 只看該作者
我前一陣子也在找這類的書…7 f& v) Y: b* m; W0 Y9 S
圖書館應該會有吧~~可以去找找看!
40#
發表於 2007-11-29 11:41:16 | 只看該作者
原帖由 君婷 於 2007-10-2 11:53 PM 發表
2 Z! s0 d5 x# ?" ~謝謝m851055的協助^^
1 A' o( {! w- h- x  T5 M小妹目前tanner tools 全部流程的基本操作(除進階設定外)已懂得如何 畫電路圖及符號及佈局圖和跑spice到轉出gds檔 結束!' n. x$ k% k9 g. {- e" r8 Q5 S) R
小妹花1個禮拜的時間看台科大出的 T-SPICE及L-EDIT 2本書 ,再加上謝永 ...

9 u" N1 A& t  E6 b
% h/ {1 Y: i8 N9 x3 r應該是Cadence 以及Laker等大軟體
' [& n- k# d$ _7 z4 a( o+ R3 t一般人無法取得個人的license吧XDDD
% j7 S' z0 u& T/ y也就少人寫了; p2 Q1 A6 q$ T  Z$ y. k+ _
而學校自己都會有人在training,所以囉~
' @( R1 [; b* O/ F1 G" u$ y' l- {書的能見度就相對的減少~
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