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樓主: ywliaob
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[問題求助] 請問一下有關Tanner的教材

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21#
發表於 2007-9-27 23:25:51 | 只看該作者
問題終於解決囉且畫完一個DRC通過的反相器,真的非常謝謝 大大您^^4 R' V3 H+ {4 U" Y' x6 Z
畫的過程中也了解錯誤訊息表達的意思,cadence  tools 畫完layout再跑calibre的DRC 其錯誤訊息 反而只能看懂部份文字而已,這一點反而 L-EDIT   DRC較容易理解  合適初學者 捏><
3 r( D, ^) s3 K另外因為小妹是從大陸網站下載軟體地,所以那些說明檔全沒附給我.... 無法看說明。
( X- T2 Q* c* |; e4 j所以當然也沒有T-SPICE的說明檔,而小妹自已借台科大 出版社的書來研究,只是裡面對於power 的測量並沒寫清楚怎設 捏?  power有2項參數設定; 1項是輸入要測量的時間、1項是提供電源名稱。; l9 j3 P2 L) v8 ^7 K4 f% o8 D' l
但"電源名稱  "  小妹實在不知怎設 ...  跑spice一直  這項指令錯誤, 我看台科大及謝永瑞的書都沒寫清楚怎設捏.....
+ m6 F9 q9 M1 i! n至於廖預評的書 暫時借不到,所以能麻煩大大  有空時 再回答 這點好嗎  謝謝你囉^^
22#
發表於 2007-9-28 04:58:20 | 只看該作者
謝謝你~~去望逛看什麼網站~~~~  ^^
23#
發表於 2007-9-28 10:51:34 | 只看該作者
小妹對於lvs使用上也有問題想請教,因為出現錯誤訊息 不知為何無法跑!) {+ N, i  \2 a% Y3 ~5 i
訊息:the file is binary,LVS can not perfrom iteration
8 c3 q# R# Z) |2 E-----------------------
+ u7 W2 E4 K( p9 s7 o不懂為何說我檔案是2進制檔不能重覆執行.....- Z* P4 \8 B# {8 M3 _$ d" Y! J
我在LVS Setup 設定畫面中
( N$ H  b$ P+ Q8 y" Y" t& J' z! wlayout netlist項: 選擇 .spc檔(佈局後轉出的netlist檔,並且"只"加入include命令,其中去掉模型檔案路徑且改成單引號 包住)! ?% O* t5 L4 N' d( c
( m, ~& e- S) k) L; ~' G2 l% B  N
schematic netlist項:.sp(L-EDIT轉出的netlist檔,並且"只"加入include命令,其中去掉模型檔案路徑且改成單引號 包住)
+ p4 p* w0 D: L3 v2 g  j$ x* q7 K3 R! V" N5 E4 I8 @
output file項:就隨意選擇1個存放目錄 自已命名 要儲存的結果檔名 .out
5 s& V  x. c5 i& n8 N----------------------------------------9 Q: ~& \( m8 O8 z' @
然後跑LVS 則出現如此錯誤訊息  不知為何?
6 T7 U  ]( a( i% k6 ?' u我也試過將模型檔案  和.sp  及 .spc  三個檔案複制到  LVS目錄 避免LVS執行時找不到file  但也沒用!4 |4 c0 h3 N2 i) G8 M
所以能麻煩有大大  可否告知我 這是什麼原因  謝謝唷^^
, E. u9 |1 `) s4 @9 _+ s因為我大略只剩LVS 還不會使用 ^^
24#
發表於 2007-9-29 21:00:45 | 只看該作者

回復 21# 23#的帖子

把相關command and netlist貼上來,幫你看...
7 S2 `6 a7 ]$ l# d. a, J4 t& x! J; m4 x( u
[ 本帖最後由 m851055 於 2007-9-29 09:01 PM 編輯 ]
25#
發表於 2007-9-29 22:34:21 | 只看該作者
謝謝!$ Z0 \7 U: R* G# i
我的S-EDIT轉出的netlist檔名為INV.sp     ;     大寫檔名
0 [/ h( \0 X1 [$ g/ H        L-EDIT轉出的檔名為inv.spc ;  小寫檔名% a4 Y; e* R0 V7 n0 \& g
2個檔案存放位置在LVS資料夾下;
! b! X5 ?3 A$ J: PINV.sp   netlist及我加入的command如下:-----------------------------------------------------
0 U8 t" @9 h$ R* SPICE netlist written by S-Edit Win32 7.03
. z* b9 I$ z3 v) B2 X* U# x+ s* Written on Sep 29, 2007 at 22:01:15- t; h8 |' z, ^; [7 k: H$ r! Q- o
. R6 k4 v/ u+ z6 `' }! \
* Waveform probing commands
- N9 g. l* ~8 {. x+ e.probe
4 X' T/ n3 L1 B: B# ~- Y.probe noise dn(*,TOT), L) x( b: q' v- n; z* ^6 ~
.acmodel {*}
) Y5 ~" E$ }: P7 T.options probefilename="C:\Documents and Settings\Administrator\桌面\tanner完整版\TSpice70\INV.dat"
6 G+ J# V/ K' Y' z8 H+ probesdbfile="C:\Documents and Settings\Administrator\桌面\tanner完整版\S-Edit\59513042\基本閘.sdb"
/ [. i. w, e6 t$ u( ^/ P+ p, W7 C+ probetopmodule="INV"
6 r# r$ V6 Z' h: T# A$ ~. I+ _7 X.include 'ml2_125.md'
$ p. k" O1 O3 Z7 U" b, m* O" h; v
% G# ~: b) N& A4 ?' @. Y9 F- u& G* Main circuit: INV2 R+ Y6 x4 m" c
M1 Y A Gnd Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u & }( s* l6 W' l3 b+ D# W3 F3 n
M2 Y A Vdd Vdd PMOS L=2u W=10u AD=66p PD=24u AS=66p PS=24u6 e7 f. v% O: @( j; I- [
* End of main circuit: INV( P5 y4 N2 k) I+ x
----------------------------------------------0 F" s# q4 ~1 K
我只在裡面加入.include 'ml2_125.md'         這一行令命而已 。2 n2 w$ k( D+ L* q0 }

4 z( N  W, S. G0 u8 p6 Winv.spc  netlist及所加入的command如下:------------------------------------------------2 D) W: [9 B8 B/ m
* Circuit Extracted by Tanner Research's L-Edit Version 9.00 / Extract Version 9.00 ;
, v1 I9 E' H" t" E* TDB File:  C:\Documents and Settings\Administrator\桌面\tanner完整版\LEdit90\59513042\基本閘.tdb& T& _& c8 E! p
* Cell:  inv        Version 1.15' u& h0 {8 j( l0 [, G
* Extract Definition File:  ..\Samples\SPR\example1\lights.ext
" i8 B  K6 Y1 D# U, i  H! o& `: j* Extract Date and Time:  09/29/2007 - 21:59
; l  h+ f# ]1 m2 y! Q* G4 A$ v6 Z
' R5 L) O6 v' i* r% J* Warning:  Layers with Unassigned AREA Capacitance.) l8 \/ g! d  E
*   < Base Resistor ID>2 n% _. X: P+ G. J$ n
*   < Diff Resistor ID>4 P) N0 y- H  f3 X1 \# V1 @
*   <N Diff Resistor ID>
5 a" w# `' e; }* R* W+ K*   <oly2 Resistor ID>, i# O, A8 k# Z. S
*   <oly Resistor ID>
/ c2 i3 b/ R1 P4 \% _*   <MOS Capacitor ID>7 {, i7 v- W) I5 Z( t& I
*   <NMOS Capacitor ID>8 A1 ~* }# }" j8 e& ]) }
*   <N Well Resistor ID>+ F. W) m  F( ?7 D8 o
* Warning:  Layers with Unassigned FRINGE Capacitance.1 T  k5 c8 ]. W; D5 }5 N' D
*   < Base Resistor ID>" n! e3 b% W/ _; y
*   < Diff Resistor ID>
, G4 u$ x9 H- M. `: Z*   <N Diff Resistor ID>
6 [1 ~" `: b& Y  h+ t( `*   <oly2 Resistor ID>& i% g7 O# `) t. Q" Y
*   <oly Resistor ID>4 b6 P. H. K# i1 Z
*   <MOS Capacitor ID>
5 r. \% I( J0 F) L*   <NMOS Capacitor ID>
7 ^, }; i$ }3 M3 L$ o( A% [" J*   <oly1-Poly2 Capacitor ID>
4 K5 O2 o7 \7 K1 I+ n*   <ad Comment>
, u6 |* D( D- R3 U# j*   <N Well Resistor ID>; ?) B* E( L+ L) h/ V9 {
* Warning:  Layers with Zero Resistance.
0 n* s$ }9 a* z/ T*   < Base Resistor ID>) Q6 B, g! Z. F2 M' r( R0 j0 o  y
*   <MOS Capacitor ID>
5 B6 p& E3 v8 M*   <NMOS Capacitor ID>6 M0 _/ q, S6 i3 u) w) |
*   <oly1-Poly2 Capacitor ID>% _; X& Z  u9 m; a
*   <ad Comment>
$ G8 ~# A% S  B5 ~) L/ y0 P& F  V' a3 A! q8 S
* NODE NAME ALIASES
; O% z8 o9 }" [*       1 = A (4.5,-6)* X) B# v4 c8 f* a
*       2 = Y (17,-5.5)
9 t! B  Y9 M* F, e*       3 = GND (21,-23.5)
2 ?% D4 B  G- R' P3 l*       4 = VDD (21,17)" N! ^5 v1 P9 k

8 n2 @5 A' A$ @6 |* R1 Y.include 'ml2_125.md'
+ G1 {0 C- ?' S# L* QM1 Y A VDD VDD PMOS L=2u W=9u
- x# @% m1 l' N# B* M1 DRAIN GATE SOURCE BULK (14 1 16 10)
$ d6 m& A! Q0 s; |9 C5 ZM2 Y A GND GND NMOS L=2u W=5u
+ P/ E" X! N+ Z, P, F: {* M2 DRAIN GATE SOURCE BULK (14 -14 16 -9)
1 c; p% v9 Y. l) g& L9 Z5 s
4 m- D: [' Y6 a7 H6 Z* Total Nodes: 4( N. b3 H6 Y) x
* Total Elements: 2- l# G4 V1 Z3 _1 r2 o
* Total Number of Shorted Elements not written to the SPICE file: 0
: m) I# X9 Y- h* Extract Elapsed Time: 0 seconds! X; m8 a4 P/ c' x
.END8 J; A* m" O; M) K
----------------------------------------------" n* x2 q( ]( I* t
我也只加入.include 'ml2_125.md'  這行命令而已
2 s. ^' |3 [+ _; v5 H1 j4 P$ t5 y( q0 y3 _" [% f$ N% Y

: ]& p- F+ ?0 E" I6 r. `' H麻煩大大有空時 看一下唷   ,在此先謝謝您^^/ b3 @% I8 A+ W9 h8 F4 N
' J/ k9 i) e0 T0 n; l, i
[ 本帖最後由 君婷 於 2007-9-29 10:36 PM 編輯 ]
26#
發表於 2007-9-30 08:06:57 | 只看該作者
schematic change for * }& i; s6 O  |
* Main circuit: INV
# |/ n: y* l6 W( HM1 Y A Gnd Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u 1 B( x7 {3 q! k0 r; H$ A
M2 Y A Vdd Vdd PMOS L=2u W=10u AD=66p PD=24u AS=66p PS=24u
4 ^$ B/ a! t% m% m* End of main circuit: INV: |4 y: M/ E& H( J  |& M% J$ D$ C( ~

' j5 B; g7 }5 T( tlayout command .include 'ml2_125.md' delete
27#
發表於 2007-9-30 23:31:52 | 只看該作者
您好 & g6 m0 L' N& b# u& I5 Q
您是指schematic轉出的netlist 檔中  ,其中加入的.include 'ml2_125.md' delete 還要再加delete 指令,而我試過沒有空格開來 都仍一樣錯誤訊息無法跑。
/ k( V$ d8 K3 f; R0 m4 u6 n我現在不知是不是自已跑LVS有設定上的錯誤,我操作方法如下:
7 `+ E5 B  ~: t; L2 {" K% K$ s; E  {* w, z! X1 Q9 ^
開啟新檔、LVS setup,在input畫面中的layout netlist選項  選擇inv.spc
9 s: k7 Y3 Y/ D; V8 x: B2 i                                                               schematic netlist選項  選擇INV.sp
6 ]& M$ Q% w& s. n/ m                                           在output畫面中output file選項打勾並輸入要轉出檔案的存放路  ~( c7 ^7 ]! G9 r) u
                                                                                                                          徑與檔名     .out) _* d; m' e1 c$ Q1 ]( z5 e

; P; D- k) B* {$ ]  l5 O5 m                                            overwrite  existing  output   files 也打勾( o$ q7 ~+ R  p  {( G6 ]* Z
最後直接執行F5 來RUN  
% U( i  I# H+ Z6 l% F- U
6 h0 K, `4 ~  U5 @不知是不是操作上有誤  ,是的話麻煩糾正   謝謝喔^^
28#
發表於 2007-10-1 22:30:11 | 只看該作者
將電路 netlist只留下" l7 k! C7 H8 ~8 V2 g. x7 w
* Main circuit: INV  m5 I( Z; g: H7 L# U4 s/ I
M1 Y A Gnd Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u 0 Z, ~( I1 I0 p( |
M2 Y A Vdd Vdd PMOS L=2u W=10u AD=66p PD=24u AS=66p PS=24u0 ?7 D% y/ O% c( _# o$ h3 s
* End of main circuit: INV: ~# S* Z) |! D

, o+ h4 k- \0 Z& Xlayout刪除
9 X, x0 K/ F6 b* b% z; l .include 'ml2_125.md'
29#
發表於 2007-10-2 23:35:46 | 只看該作者
正開始學這個程式
5 L6 H6 L+ O, U) h. ^+ ?# d5 S, k; _, l目前還不知道要怎麼用
% N" t0 M+ `: b' ?/ r' @7 G2 N0 {希望這個教材有用
30#
發表於 2007-10-2 23:53:07 | 只看該作者
謝謝m851055的協助^^+ i! q: T6 ^) V! x
小妹目前tanner tools 全部流程的基本操作(除進階設定外)已懂得如何 畫電路圖及符號及佈局圖和跑spice到轉出gds檔 結束!, \* B' a$ F9 w( ^9 P7 [, f
小妹花1個禮拜的時間看台科大出的 T-SPICE及L-EDIT 2本書 ,再加上謝永瑞一本,終於學會第2套tools基本的使用,同時L-EDIT 中跑DRC的design rule 說明的很清楚 那邊的材質有什麼佈局上的錯誤,目前就僅差在LVS錯誤訊息不太會看!
; r9 k# L3 ~) T
# {) `& p, x5 A" }4 m學了2套tools後 ,想對樓上的黑天使說,tanner tools 真的對初學者很容易學習,只要你先了解書中介紹的s-edit及L-EDIT的檔案架構先,接著再照台科大教科書操作  很快就能了解 整過流程!, w- l) m, M& c+ U9 Q' _
因為tanner tools的教科書 其實寫的很齊全,但反而身為主流之一的cadence tools卻只有唐經洲一本繁體教科書有教實機操作過程,而趙敦華的寫的很簡略!
) }! w; Q* h5 I0 c" d7 t) K+ b5 I! A' ~
小妹僅希望 會有作者願意像tanner tools的作者一樣  肯寫本更詳盡的繁體書,甚至介紹cadence 的command file如何撰寫,這樣大家不就可以像學tanner 一樣 邊自修邊問人嗎^^
% ]  e  k3 _* T! R唐博士的繁體書已算是初學者內心必讀聖經  貢獻良多,希望還有第2本以上初學者聖經 ><
; A- }; A0 G8 Y' I2 U大家就不用花錢特地去培訓....
31#
發表於 2007-10-12 09:43:47 | 只看該作者
Hi,
6 P5 v0 o& e! V: e8 N0 |* w4 K1 X9 X- L# d
CIC有出一tanner的pdf檔,檔案名稱為:Full-Custom IC Design Flow for PC (Tanner)
32#
發表於 2007-10-13 23:14:17 | 只看該作者
我是一個LAYOUT的菜鳥......8 M2 c* \9 {! C, S

) c) |8 o: Z5 B2 D/ [0 z( ~謝謝各位學長們的資料了
- e! |6 J# N* w* V; e
" M, u- [3 z( _* ~& c" [謝謝
33#
發表於 2007-10-15 10:12:09 | 只看該作者
m851055大大" ?2 m5 }  ?" [  T4 d- F+ U" ?4 v# b
請問一下 不知為何跑T-SPICE 按下RUN鍵後卻出現錯誤訊息:) b& c* n( r  |) O9 s1 j
could not run simulation.
+ p( s! N0 T- P: U+ c9 z" l9 Q5 Splease check your  dependencies.
+ n( r! H; }& h然後出現過一次後下次再按run 之後皆沒跑模擬的訊息,最下方的狀態列中 該檔案的status顯示9 Y: [& g7 V; Q7 z, Z, M" x6 o
queued 的狀態。! |8 `- `/ ?* S' @' e
不知是那裡有問題  跑T-SPICE時都直接出現queued 的狀態 ,過程中並沒跑SPICE的訊息8 T# o0 @% O' T% z/ P
. h! x% ~- y( e7 _" E/ j; P
麻煩有空時 能回答一下嗎   謝謝唷^^
34#
發表於 2007-10-15 12:03:47 | 只看該作者
抱歉 已解決了!
* M* ~6 S1 X* }. z' |& N/ q僅是小妹在T-SPICE 環境設定上的錯誤 才發生此問題!  不打擾大大了 謝謝^^
35#
發表於 2007-10-15 23:34:27 | 只看該作者
完全不懂大大說什麼~~來看看網頁在澆些什麼~~感謝大大的分享
36#
發表於 2007-10-16 06:24:25 | 只看該作者
小妹想請教一下 關於T-SPICE   使用 POWER的量測 設定上不是要設電源名稱和量測的起始、終止時間嗎?2 m0 Z, L' ~" M( r+ E4 E: Y( k
但小妹下指令如下:
$ O6 I& B+ r8 s- |( t0 C, e7 B.power  vdd 0ns  100ns: N9 k9 c7 W- i# \; i
跑完後並沒量測power的訊息,小妹是想請教 電源名稱 那邊是怎設定的?書上只是大略帶過說輸入名稱和時間罷了耶!
* [- u: L7 Y( I麻煩 大大們 有空的話 請說明一下 謝謝唷^^
37#
發表於 2007-10-16 22:00:20 | 只看該作者

回復 36# 的帖子

.power vdd Gnd 5.0: d9 H! T; g4 v' L$ A7 d* k
* Z& Y5 S8 k" r5 g3 U4 S. C' ]
vdd需和電路中之電源名稱相同) ~5 Y( t! S! N& V+ ^
9 M  I* Y5 h9 O3 K; s6 U: n# [
電源一般就如上列所是就可以了6 p$ e5 s) C! n% ~. r0 t6 Q

6 W) S: m% H" y" O: F[ 本帖最後由 m851055 於 2007-10-16 10:22 PM 編輯 ]
38#
發表於 2007-10-23 20:35:04 | 只看該作者
不好意思喔^^$ L; s/ C- y5 ]9 B( o% g
不知可否 請問一下  tanner tools 使用L-EDIT 採用UMC 0.5um製程的範例檔案是什麼檔名?因為學校要等到明年才會開課教L-EDIT 而小妹之前從台科大的教科書中 開啟新的L-EDIT檔案並作基本設定  所套入的範例檔案之設定 乃是2um製程的,因為我看裡面設計規則poly最小寬度為2um。 小妹想請問一下試用版的 裡面有UMC 0.5UM製程的範例檔案   讓你能載入它的製程來進行0.5UM 佈局嗎?
9 `: M& d! b  T如果各位先進們或是學校正好使用UMC 0.5UM製程的學生們 可以的話麻煩 告知一下好嗎 謝謝唷^^   (老師跟本不說 都說等到下學期開課時就會教你,明年就畢業了 實際上課才3個月)
39#
發表於 2007-10-23 21:41:38 | 只看該作者
我前一陣子也在找這類的書…
" h# N3 Z; f  C6 O# i圖書館應該會有吧~~可以去找找看!
40#
發表於 2007-11-29 11:41:16 | 只看該作者
原帖由 君婷 於 2007-10-2 11:53 PM 發表 3 W! D9 k$ k# W* M! n
謝謝m851055的協助^^% f# S! v: g3 [: t5 i* \
小妹目前tanner tools 全部流程的基本操作(除進階設定外)已懂得如何 畫電路圖及符號及佈局圖和跑spice到轉出gds檔 結束!
& e! n3 m/ k) {4 k$ \/ i. m# J小妹花1個禮拜的時間看台科大出的 T-SPICE及L-EDIT 2本書 ,再加上謝永 ...

7 g, Q- r% a1 n; g+ G; O3 y% V) [- V- s8 j4 G( J
應該是Cadence 以及Laker等大軟體" }: N% O0 G: I% V
一般人無法取得個人的license吧XDDD
9 }& E* G; ^6 p, U* E2 e也就少人寫了0 ^& e- ?; W3 f& |- n3 ~
而學校自己都會有人在training,所以囉~
- W# U5 k$ f$ P4 `; [+ P* T書的能見度就相對的減少~
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