希望各位大大能對這電路給些建議

morix

最近和同學在討論他老師希望的LDO spec，但是碰到了些瓶頸。
希望各位大大能提供我一些建議。
) Y9 j3 X, U2 q  x: i0 @! e
9 r) `. _2 Z& g+ P4 Y6 Z用一個最基本的LDO架構（一個OP，一顆PMOS Power MOS，和兩個電阻的架構）
. V; w( j' @' {  d希望能達到說:
  supply voltage為1.2V，
, `7 f* C- Q1 Q4 V! H9 q! a  輸出電壓為1V，
  輸出電流的範圍為10uA ~ 100uA之間，
  其他的要求都比較minor，

! e" d2 o( }7 v$ u- s但是有一個大問題是，面積要小，這就和我們得選用的電阻有衝突了，
6 |) k# B" B/ [0 c, B- }7 _+ C因為輸出電壓為1V，而電流又必須在~uA等級，那電阻勢必得要~Mohm才能達成。
8 ?; O# l' T; h" I; ]0 v而Mohm的電阻面積又一定不小，所以想說有什麼東西能替代大電阻，或者是如何改變點架構來達到這個spec?

finster

我曾用兩個PMOS接成diode connector方式來實現
不過,用這種方式有個缺點,其LDO出來的電壓會固定住,無法改變,當然,要變也是可以,只是很麻煩
優點是,取代電阻,面積可以作到很小,同時又可以很省電
" }1 t- B3 j' J1 ?% l5 A) S; ^9 f
兩個PMOS的diode connector是串接模式接法如下:
MP0    GND    GND    FB_V        FB_V          P    W=?u  L=?u  M=?
0 p: M  A4 j, j! k4 ^MP1    FB_V   FB_V   LDO_out   LDO_out     P   W=?u  L=?u  M=?
/ z  t. s  P9 ?+ A& O其中,LDO_out為輸出1V的電壓點,而FB_V則是OP Amp的輸入電壓點,這點電壓約在0.5V左右,而OP Amp的另外一個參考電壓點電壓則在0.5V,如此一來應該就可以了
/ F8 ?; ?8 V9 p& y5 ~另外,有一點要留意的是,你的VDD只有1.2V,output電壓在1V,表示你的POWER MOS的Vds跨壓只有0.2V,如此一來,你的POWER MOS的size要很大才行,同時,要留意一下會否有振盪不穩的情況

morix

感謝finster大大的分享，我確實也想過以diode-connect形式來取代大電阻，但是我朋友跟我說他模擬後發現MP1的阻值會是個非固定值，因此無法用原先的想法 ─ 兩電阻分壓產生出輸出電壓來設計。我雖然沒有實際去跑過這模擬，但是聽起來如果電阻值不是個固定值的話，那輸出電壓應該就沒辦法很穩的設計在1V。這只是我的一些想法，希望大大能給一些指教。

morix

不好意思，我所謂的MP1的阻值會是個非固定值是指說當LDO_out的loading改變時，MP1的電阻值也會跟著變動。

sjhor

其實  現在的 high poly resistor 可以做到 10KOhm/口，可以說相當好用!!
/ F3 K$ O/ ?$ p  x而且  TSMC & UMC 在這的控制還不錯!!
所以  應該不是很大的問題!!
人家的 battery protection IC 其整個的電流都可以控制在3uA以下!!
' V' k* `+ t6 S$ L. U1 p所以  你的IC應該不是很大的問題唷!!

finster

能否說明一下你的OP Amp的gain和phanse margin,以及LDO那顆Power PMOS的size呢?
, t6 e# [6 g# D" `" q另外,可否請問一下你們是用那一個製程?
  V/ k- d# ?5 I" y0 j5 m這個架構我用過,不過,需要試過幾次的調整和try and error才行
* q2 W% X: V  D7 G7 a/ a/ j: D原因無它,因為我們是用PMOS的diode connector來取代電阻,所以本身OP Amp的gain和phase margin會影響其穩定性
$ ]/ P: Y/ U" z8 r8 l( z5 p同時,因為你的drop-out只有0.2V,也會間接造成output voltage的輸出值是否能夠達到,如果本身的OP Amp的gain值不夠高的話,那會造成這個LDO無法達到只有0.2V的drop-out電壓
, k! G+ h7 B2 s3 b你可以觀看一下OP Amp的output電壓點的情況,如果有較大的loading current,仍要維持0.2V的drop-out電壓,這時OP Amp的output電壓應該不能夠在只有幾十mV(因為還要考量到process變化與溫度的變化),如果很接近0V的話,那建議你加大LDO Power PMOS的size,不過,此舉會造成不穩定的情況出現,仍需特別留意
* N3 g3 Z- W3 K) c這個架構在drop-out電壓較大的情況下會比較穩定
$ p' f# }+ E( U$ s2 i" {1 D這個架構所接的diode connector所形成的電阻並不會是約略相等的比例值,不過,調節出來的電壓約會是兩倍左右,這個架構我用過,也tape-out過,只是,不好調,同時也比較難達到穩定的output 電壓值,當初我也是試了好幾次才摸清這個架構的一些特點與優缺點之處
+ s+ P# g) y& e/ `1 Y9 g" n! s# W
另外,sjhor所建議的high R電阻也可試用看看
不過,還是得看你所選用的製程有無這方面的high R電阻
+ c; h' V2 X9 b0 _/ X. `2 N

1 A! d, f2 s3 x# w  p+ J+ H

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原帖由 morix 於 2007-8-19 11:30 PM 發表
感謝finster大大的分享，我確實也想過以diode-connect形式來取代大電阻，但是我朋友跟我說他模擬後發現MP1的阻值會是個非固定值，因此無法用原先的想法 ─ 兩電阻分壓產生出輸出電壓來設計。我雖然沒有實際去跑 ...

morix

原帖由 finster 於 2007-8-20 01:41 PM 發表
能否說明一下你的OP Amp的gain和phanse margin,以及LDO那顆Power PMOS的size呢?
另外,可否請問一下你們是用那一個製程?
這個架構我用過,不過,需要試過幾次的調整和try and error才行
* W: s4 _' K" U原因無它,因為我們是用P ...

) P# a/ k) n2 w+ V  _
% u) S( h2 u' P0 d; Q7 X我只知道他OP的gain為40dB左右，製程是用.18um tsmc
0 e" I( E5 X5 X7 b) \. I* `finster大大說明的非常詳細，我會轉告給我同學。
9 h% V/ `0 K- N4 Z) ?謝謝finster大的建議。

finster

TSMC 0.18um的製程呀
* r+ L+ K9 f0 Z9 F: D那還好,不會太難作
我之前是用MXIC 0.5um製程,LDO的Power supply從2.8V - 12V,LDO的output電壓則在2.5V左右
: p2 h- a" r) }; _& n0 V. J6 C2 t當初我還有遇到Vt值過高的問題,以致於在Power supply在2.8V時調值調到快瘋掉的問題
5 F6 r! a& W  t' I3 q* x4 a, L9 I+ X
如果是0.18um的製程,那作起來就簡單非常多
另外,你們的OP Amp的gain值太低了,個人建議至少有60dB以上比較OK
再者,OP Amp要用P-type input的OP Amp,千萬別別用N-type input的OP Amp
4 B9 V# p4 E  F, d, s- c' B最後,一定要看phase margin,因為若用diode connector的一定要看phase margin,以確保整個LDO夠穩定

blueskyinair

請問一下為什麼一定要用P-type input的OP呢?
是因為noise方面的考量嗎?

另,OP Amp的gain不是影響到OP正負兩端的虛短路的程度
9 F) g: A5 |: O% T9 K60dB以上的值考量點為何?

謝謝

finster

要使用P-type input OP Amp的理由很簡單
那是因為OP Amp的兩端的比較電壓約在0.5V左右,故而一定要使用P-type input OP Amp
/ `( K& h5 X2 a, i. a( ~. U如果是使用N-type input OP Amp的話,那會受限於NMOS的Vt電壓,而比較電壓又只有0.5V而可能無法正常地工作(在考量到process的變動與溫度的變動情況下)
所以,在選擇OP Amp時,需要留意一下本身LDO的架構為何種,以及它的比較電壓

至於為何其gain值要在60dB以上
6 X  i) U* V' x7 x6 E7 ^原因有二
其一是為了PSRR值,通常,OP Amp的gain值愈高,其LDO的PSRR值也愈好,故而若能夠將OP Amp的gain值提高,對於整體的LDO而言是比較好的
( b  m- Z4 r. B' A& l. o另外一個原因則是OP Amp是要比出兩端的電壓而作出調整的,故而,如果OP Amp的gain值不夠高的話,那亦謂著LDO的回授參考電壓要有比較大的變動才能夠讓OP Amp作出判斷與反應,而這樣子的情況並不是我們樂於見到的
2 @! n" \- G0 \/ D0 x基於這兩個原因,故而其OP Amp的gain值通常不會太低,而60dB則是我們自己的經驗值,當然,能夠愈高愈好,只是不好作而以

morix

感謝finster精闢的見解。就我所知，OP的gain之所以只有40dB是因為supply電壓只有1.2V，我同學宣稱說他OP的gain只能"ㄍㄧㄣ"到40dB左右。

finster

我沒見過你們OP Amp的架構,所以不知道你們的問題出在那裡
不過,TSMC 0.18um,power supply只有1.2V的OP Amp應該是可以作到60dB以上的
我想,關鍵除了本身OP Amp之外,另外一個重要的電路乃在提供給OP Amp的bias circuit
我之前作的LDO是用MXIC 0.5um,power supply從2.8V ~ 12V,OP Amp的gain值在2.8V就可以在60dB,在5V ~ 12V更可以高到80dB以上,而且0.5um的NMOS的Vt高達0.9V,所以以TSMC 0.18um且power supply只有1.2V來說,應該更容易作到60dB以上才是,因為其Vt遠比我所作的低太多了
之前我也是受限於2.8V電壓的緣故而一直無法將其gain值調高,後來,我把bias circuit套用了幾個教課書上的版本,其OP Amp的gain值就可以很順利地達到要求
' f9 B4 v$ \3 Y! t9 s當然,因為我們是作產品,所以任何一項規格都要嚴格要求,除非真的無法達到,不然是使命必達的,無論用何何方法..........

+ i& ?* {5 a) Y

/ g- l9 m1 {6 e) h% a3 k

原帖由 morix 於 2007-8-21 10:36 AM 發表
$ e4 }6 T/ f" L; m, O! c感謝finster精闢的見解。就我所知，OP的gain之所以只有40dB是因為supply電壓只有1.2V，我同學宣稱說他OP的gain只能"ㄍㄧㄣ"到40dB左右。

et2234

我先說喔  這是我在論文上看到的
& |1 z; [8 e- RPMOS Power MOS 的body端不要接到VDD而是給他一個小於VDD的偏壓
這樣你的Power MOS的Vt就會下降了  這樣子就可以降低Power MOS的尺寸

我沒有這樣搞過  希望對降的面積有所幫助