digitally synthesized loop filter particularly useful for a PLL

adele

有朋友有关于如标题所述的资料吗，
这种好像可以做成一种新的架构，没有charge pump,但是又不同于all digital PLL,好头大啊。
整个 PLL 里面好像模拟的部分很少的，弄不懂怎样做到的。：（
8 R, M8 c. o" F$ F2 F1 D: ~+ T
3 ?1 t) d4 @0 n6 z[ 本帖最後由 sjhor 於 2007-9-13 07:09 PM 編輯 ]

finster

我們以前在公司曾發表過類似架構的PLL專利
我不是主要發明人,因為點子不是我想出來的
我只是參與其中的電路構思
我印象中專利文好像有過了(因為離公司了,所以也不清楚,不過聽我同事說專利有通過了,大概是7年前發表的吧)
我大概述說一下我們的架構
我們發表的PLL專利不同於all digital PLL,也不是一般的類比式PLL,而是介於兩者之間的一種PLL
我們的架構有包含:pre-divider, pos-divider, PFD, VCO, 以及一個頻率計數器
9 s$ o; V$ a; f/ U我們的架構裡,沒有charge pump和low-pass filter,而是用頻率計數器來取代
: ?$ E/ p7 R" W/ G# U由PFD來反應出欲振盪的頻率和輸入頻率誤差值有多少phase和frequency差值,這點和原本的PLL概念相同
! S, i: b1 k* \  T5 L* n; T不過,我們把phase的誤差值用一個360度來作一個量化,而這個量化值會作為"頻率計數器的clock"
然後這個頻率計數器會去控制VCO所振盪出來的頻率
& x" f% X0 L0 O8 H% @; P觀念大致是這個樣子,所以這個架構裡並不需要charge pump和low-pass filter
好處是它可以省掉low-pass filter,因為它的面積最大,若能夠省掉它的話,其PLL的total area可以省掉近1/2 ~ 1/3左右

adele

那么这种VCO，不是传统的那种用连续的电压去调节频率大小哦。
0 j* h8 m5 y: K7 c" W6 Y3 {7 |2 C其实还是频率计数器输出的数字控制位去控制VCO的频率变化拉。
那这个VCO应该还是得靠电容C的变化来改变频率。而这个极小的C的变化又是如何办到的呢？
那这种架构的难点是否在于对phase误差的360度量化的实现呢，通常会用什么方法实现，请指教。

adele

对了，您知道那个专利的号码吗？或者是类似的也可以的。
像这种架构的pll还是没有怎么见到过。

finster

我上去智慧財產局查了一下,專利申請的己經過了,目前己被公開
5 x# L# c8 x# C) b6 o1 C因為我不是主要發明人,所以,你可以用這些關鍵字就能夠找到這份專利,另外,這份專利有申請中國大陸的專利
+ o3 Z; s  s: k- B. R3 p: ]所以,應該也可以在中國大陸那邊找到相關的文件
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專利公告:I245491
專利名稱:數位式鎖相迴路
申請人:旺宏電子
; y. K/ J5 ~3 D5 K& ]7 W7 I" W申請日期:2001/10/24