[問題求助] 請問如何設計BCD counter

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小朱仔

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發表於 2007-8-28 10:52:11 | 顯示全部樓層

原帖由 monkeybad 於 2007-8-28 10:40 AM 發表 / k: C- n' u9 I# h
如題
. V+ `( w: B7 Q小弟我目前在設計一個時鐘電路需要一個記數器不知道這個問題是不是屬於這個討論區2 W( D* C9 |0 K" f7 O0 _/ b7 M
如果不是麻煩版主修改一下囉) t5 _+ _- i: k5 Z" D7 r& W. J
2 K2 U5 T/ J% Y9 H
目前這個記數器要能數0-9 接著就進位然後自己reset繼續從0開始進位後訊號再繼續由一 ...

大大您是要寫Verilog還是電路

先PO個RTL Code參考看看

輸入：N clear load clk
輸出：count

行為描述(依照優先順序)
1.如果clear為1，則輸出設為為0
2.如果load為1，則輸出設為N
3.每個時脈輸出遞增一次(BCD)

程式碼：
BCDcounter.v

module BCDcounter(clear,load,clk,N,count);
input  clear,load,clk;
input  [3:0] N;
output [3:0] count;
reg [3:0] count=0;

always @ (posedge clk) begin
  if(clear)                //clear=1
count=0;
  else if(!clear) begin    //clear=0(共有0 1 X Z四種狀態)
if(load) begin
   if(N>9)
      count=0;
   else
      count=N;
end
else if(!load) begin
   count = count+1;
   if(count>9)
   count=0;
end
  end
end
endmodule

bcdcounter_tb.v

module bcdcounter_tb;
reg clear,load,clk;
reg [3:0] N;
wire [3:0] count;

BCDcounter m1(clear,load,clk,N,count);

initial
clk=0;

always #2 clk=~clk;

initial
#160 $finish;

initial begin
clear=1;
#4  clear=0;
#90 clear=1;
#3  clear=0;
end

initial begin
   N=6;load=0;
#58  load=1;
#2 load=0;
#22  N=12;
#40  load=1;
#2 load=0;
end

endmodule