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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Layout設計討論區 › LAY fold-cascode opa完後,電流下降很多？
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[問題求助] LAY fold-cascode opa完後,電流下降很多？

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markb
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1#
發表於 2007-8-31 15:27:58 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
最近小弟在LAY fold-cascode opa,但lay完後 跑post-sim時,電流下降很多,想請教各位大大們,可能的因素有哪些ㄋ? 3Q!

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jianping + 5 + 10 Good answer!

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2#
發表於 2007-9-7 23:31:14 | 只看該作者
您的問題有些籠統耶...
/ Q0 D7 W9 b, m, }+ r( g: _可以的話, 想請教您的folded-cascode的電路及佈局的細節部份,
9 ~6 a3 U: }; R6 n這樣可能才知道問題大概會出在哪裡呢!* i: q3 g8 C* @3 T, }0 U
" N: e* _+ R9 |2 O/ ^; [) ~& R5 W9 z
by the way...為什麼樓主給的評分記錄會是"good answer"呢?
* {# c8 y6 H$ |2 ?' T9 K, N沒有看到有answer耶...怪怪...
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sjhor
3#
發表於 2007-9-11 19:06:29 | 只看該作者
DC 部份差異應該不會太大!!1 p6 `$ M& ~& P
建議你! 先比對所有的 netlist!!- c$ n* e( K( S" N/ \
當然是 pre-sim & post-sim 的差異唷!!. z$ ?7 e7 s! C- _7 a0 I
我想一定有一些差異!!  自己可以先比較一下唷!!
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4#
發表於 2007-9-29 03:04:04 | 只看該作者
apparently the dc op has been changed due to mis-matching if lvs is clean
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