【求助】大家帮我看看我的LAYOUT的错误出在哪儿了，好么？

sohappy

我的毕业论文是在Cadence上做一个LNA，本来图做好了，仿真也完成了，这个礼拜就
要交实习报告了，老师昨天才通知我，要我再做个LAYOUT，然后把仿真结果对比一
下，可是我之前一点儿都没学过 LAYOUT，做出来的东西错误一大堆，我也看不懂，已经没有太多
的时间去翻资料了，还请各位哥哥姐姐帮帮我啊！！！
错误如下：
- ?0 M% {. \: `0 l1 V

0 ?0 t5 I+ J+ q& k9 M! B# errors Violated Rules
2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
1   Figure Causing Multiple Stamped Connections
1   Figure Having Multiple Stamped Connections
4   Label/Pin is on a net with a different name
1   M1R1 Minimum density of MET1 area [%] =30
1   M2R1 Minimum density of MET2 area [%] =30
' O4 z) X/ A( P+ t1   M3R1 Minimum density of MET3 area [%] =30
. L# W' J8 R+ P6 p% ~  T2 R1   M4R1 Minimum density of MET4 area [%] =30
1 f% q# `9 l) d% A4 s6 F" a, e& u' O1   POC1 Minimum POLY1 to DIFF spacing = 0.2
13 Total errors found

m851055

1   M1R1 Minimum density of MET1 area [%] =30
-->MET1佔總面積須超過30%
4 u' x( g% b5 k( n6 @3 ~5 U
+ L- Z1 O) [: E5 t2 l" M1   M2R1 Minimum density of MET2 area [%] =30

-->MET2佔總面積須超過30%

) m( ?. q$ h' c0 I" u& ]6 @4 [# D1   M3R1 Minimum density of MET3 area [%] =30
+ x1 }. z3 Q1 @( y5 C
' D8 k; \1 L* ]. H& w9 S-->MET3佔總面積須超過30%
5 h0 ^- ?" V$ E! u8 ?- I( ~
  H# y9 ~3 M. K. ~$ M7 Y1   M4R1 Minimum density of MET4 area [%] =30

. y$ T) a1 o8 m, Q5 r# y3 _6 T-->MET4佔總面積須超過30%
+ @, o$ o: q( s8 G9 r
1 {/ J( ]1 n8 k1   POC1 Minimum POLY1 to DIFF spacing = 0.2
5 n6 Y! T* {9 c) H+ {* K
--->Poly to Active的spacing須大於0.2um

Oo海闊天空oO

--------------------------------------------------------------------------------------------------------
1   M1R1 Minimum density of MET1 area [%] =30
1   M2R1 Minimum density of MET2 area [%] =30
9 e5 e! M7 @, E- e1   M3R1 Minimum density of MET3 area [%] =30
0 t' i* b& [# M: X1   M4R1 Minimum density of MET4 area [%] =30
7 [) m) }: C4 H; f. H1   POC1 Minimum POLY1 to DIFF spacing = 0.2
-------------------------------------------------------------------------------------------------------
這些只是密度的問題...
製程廠通常會要求...整個Chip中..metal1~4還有Poly的面積必須達到某個標準..
但若您沒有要下線tap-out的話..這些應該是不需要考慮...
0 @. O$ m( z; t但如果你要避免的話...
/ r9 m5 T' L8 n. i1 a1 i& z可以自行自做一個dummycell..
這一個dummycell是由metal1~4還有Poly組成...每個大小都是2um*5um
就是將五塊相同大小的metal1~4還有Poly疊在一起..組成一個cell...
  e0 G9 v* G# f1 Y利用這個cell...將使用密度捕齊即可...

7 x9 S: b5 F- F
2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
) H  c' ~) m! ]-->這一個問題..我想是MOS的Body距離MOS太遠...造成的錯誤..
    在發生錯誤的地方...多補一點Body應該就可以了...

0 @4 s# C0 I1 R% n/ b9 q0 E" {---------------------------------------------------------------------------
1   Figure Causing Multiple Stamped Connections
1 A& Z* S+ v! G9 f, ^* ?1   Figure Having Multiple Stamped Connections
4   Label/Pin is on a net with a different name
---------------------------------------------------------------------------
這些應該都是相同的問題....
應該是你當初layout的時候...PIN腳沒有用好...
造成重複命名...
建議先檢查你的電路圖後...在比對你layout內的PIN腳..
是否有重複命名..

wlyi0928

這裡應該是您把DRC和LVS的error放一起講了,
0 i+ S" w* X  E  A" N2 @我把兩種error分開來解釋好了.
8 t9 I+ [, f  S( Y以下先講DRC的error.
7 f/ {5 \( ?% j# n
+ j  ]: Y6 l  Q  n  z, w====================DRC Error=====================
2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20

4 w  L* ^- n! l. p% x$ x若是在我們這裡經常使用CIC提供的TSMC 0.35um製程的話,
8 R; Y& ^2 X. c! \此類錯誤在DRC驗證時就會出現了,
0 \! _" W: b# H3 X0 I: c) F不過這要看rule是怎麼寫的, 它其實並沒有一定得在做何種驗證時出現的必然性,
只是我自己把它歸在DRC Error而已.
9 k& i' d# k" W3 G上面這一條, 根據我長久以來的觀察結果...通常都是佈局者忘記打substrate contact了.
4 G; L% C, S2 _0 I, O如果DRC hightlight跑出來亮的是一大片的話, 那就是您忘記打substrate contact了.
但也有可能像海闊天空大大說的...您或許有nmos或n-type device的substrate contact離device本身大於20um所致.
& `/ k1 q9 R/ g+ H" _
1   M1R1 Minimum density of MET1 area [%] =30
9 s2 Y0 W* T2 g6 r( j- j1   M2R1 Minimum density of MET2 area [%] =30
0 @3 o& L/ a  U! }2 t. [  P; o1   M3R1 Minimum density of MET3 area [%] =30
; Y/ ^$ D  q4 l& h1   M4R1 Minimum density of MET4 area [%] =30

以上四條, 同樣如海闊天空大大所說, 為metal density的問題.
為確保製程良率, foundry通常會制定這樣的rule,
6 E3 l! _/ _0 l: M% E: l1 `不過到底是不是您要自己把metal density補到夠, 或是它們是可以忽略的"假錯",
0 |/ N' n* |  y4 A+ s以及要用來補metal density的dummy cell的size及其所需間隔的space,
2 D& u" m& J% n5 C; g  _/ @  P" \則需視您所使用的製程(哪家foundry? 多少的製程?)來決定, Design Rule裡面通常會有的,
應該在蠻後面的地方, 您可以翻Design Rule看看.

1   POC1 Minimum POLY1 to DIFF spacing = 0.2

( u) `3 [/ z, S+ L( M# |) F, Z上面這條呢, 是講說您的POLY1與DIFF的space小於0.2了,
用RVE 把發生錯誤的地方highlight起來, 您應該就能看到錯誤發生在哪裡了.
& v1 z0 L6 X* K. R1 `  A1 Y: ?個人猜想, 以及根據經驗的猜測呢...
很有可能是endcap轉彎要打poly contact的地方與DIFF的space小於0.2的關係,
; T+ ^3 d0 p+ n6 b( s3 [, J! L或者是用POLY1繞的線與其旁邊的DIFF的space小於0.2...諸如此類的關係,
  {; }' e9 K& B- T* H9 i而此點與上述的metal density無關, 是一定要修改的DRC Error.

5 S5 }" K3 I2 r" q/ [3 ^6 u+ L====================LVS Error=====================
再來是LVS的Error:
! Y0 x3 |- |2 a! G) F; R: M  Z
! u1 }8 Q' F2 p2 U4 I4   Label/Pin is on a net with a different name
; ?8 U  G/ e" ~8 u6 P# C
這一條的話呢, 看來您是在同一條metal線上, 打了兩個不同名字的pin了.
9 a2 Z  T, S4 ~  P廣義的來說, 一條metal線(或應該說是一個節點),
% N. R5 G( O- a% P8 D* a1 M( z6 L7 D: ^絕對只能有一個名字, 也就是它就應該只能打一個pin,
我想可能也不見得要檢查電路圖...雖然說是我的話我可能也還是會看一下電路圖啦...
或許請您到佈局裡面看看那些metal線上是否發生了一條metal上面有不只一個pin這樣的問題,
1 g  j4 Z, D' A$ b那麼這一條error應該就能夠解決了.

9 ]% i0 ]" V8 b4 L7 V2 e! d1   Figure Causing Multiple Stamped Connections
' h9 k" o$ [" a1 d1   Figure Having Multiple Stamped Connections
7 u2 B& i  b& q2 ]' i  W
9 r3 s$ ?+ q$ R# L/ g這兩條的話呢, 如果沒有意外的話,
% q0 L% \0 C% O: J+ U& S其實也如海闊天空大大所說, 其實跟上面那一條是基本上一樣的...
) D0 S9 R  H/ H; @; R. Y所以若是您解決了上面LVS的第一條Label/Pin的問題之後,
照理說這兩條就不應該再出現了,
若有再出現的話, 就要看它們是否還有再搭配其它的error存在了.
7 l2 b5 g) e  R& h: L
- m+ u8 k- ?& h! c- Y最後補充一點點東西...
- L$ ^. o( w- i% M看您發問時候的問題排版, ERC那條排在最上面,
所以我猜有這幾種情況:
1. 或許您的ERC驗證是另外做的, 不像我們跑的LVS驗證裡就有含ERC rule了.
2. 又或許您的ERC含在LVS驗證裡, 兩種一起做的, 所以它會和LVS Error排在一起.
3. 還是我想太多, 只是您把各種Error混著排罷了, 它們的位置本身是沒關係的呢? 呵呵...
; c9 o2 z- c" ~) {# _
/ L$ d& Q6 n+ o+ Y3 @7 d4 h一點點經驗, 希望有幫上您的忙!!