【求助】大家帮我看看我的LAYOUT的错误出在哪儿了，好么？

wlyi0928

這裡應該是您把DRC和LVS的error放一起講了,
7 m& S# g" L: [我把兩種error分開來解釋好了.
以下先講DRC的error.

====================DRC Error=====================
4 Y* l6 K% D3 V! f6 k2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20

若是在我們這裡經常使用CIC提供的TSMC 0.35um製程的話,
- a. F5 ?2 Q9 _- |此類錯誤在DRC驗證時就會出現了,
不過這要看rule是怎麼寫的, 它其實並沒有一定得在做何種驗證時出現的必然性,
/ K5 u- H- |9 g2 P4 G( b只是我自己把它歸在DRC Error而已.
上面這一條, 根據我長久以來的觀察結果...通常都是佈局者忘記打substrate contact了.
1 u4 D2 D7 S4 M: O5 ]9 U# l如果DRC hightlight跑出來亮的是一大片的話, 那就是您忘記打substrate contact了.
1 h  b7 C  M$ g# B2 }* u但也有可能像海闊天空大大說的...您或許有nmos或n-type device的substrate contact離device本身大於20um所致.

' i$ A# C5 ?1 b- F1   M1R1 Minimum density of MET1 area [%] =30
4 l* Z% B% f& y' v/ c2 \3 @0 C1   M2R1 Minimum density of MET2 area [%] =30
2 ]3 O- X9 ]5 y; d! R! I5 F1   M3R1 Minimum density of MET3 area [%] =30
1   M4R1 Minimum density of MET4 area [%] =30

以上四條, 同樣如海闊天空大大所說, 為metal density的問題.
0 }* _( X' j# C$ m6 F為確保製程良率, foundry通常會制定這樣的rule,
' D0 }$ T+ \+ \9 i不過到底是不是您要自己把metal density補到夠, 或是它們是可以忽略的"假錯",
以及要用來補metal density的dummy cell的size及其所需間隔的space,
0 a7 K+ D) u. E* y4 J* E則需視您所使用的製程(哪家foundry? 多少的製程?)來決定, Design Rule裡面通常會有的,
應該在蠻後面的地方, 您可以翻Design Rule看看.

1   POC1 Minimum POLY1 to DIFF spacing = 0.2

上面這條呢, 是講說您的POLY1與DIFF的space小於0.2了,
用RVE 把發生錯誤的地方highlight起來, 您應該就能看到錯誤發生在哪裡了.
: P8 l* V$ }3 a個人猜想, 以及根據經驗的猜測呢...
+ ]1 c: |( o7 k" G+ A7 `/ }很有可能是endcap轉彎要打poly contact的地方與DIFF的space小於0.2的關係,
, o2 O$ S3 b7 ~% T- g" S或者是用POLY1繞的線與其旁邊的DIFF的space小於0.2...諸如此類的關係,
而此點與上述的metal density無關, 是一定要修改的DRC Error.
  W* X, Z. E$ e4 F; Y
/ m7 D: E; s, U/ P9 J3 ~====================LVS Error=====================
再來是LVS的Error:

4   Label/Pin is on a net with a different name

- H) P) f, s7 I/ N這一條的話呢, 看來您是在同一條metal線上, 打了兩個不同名字的pin了.
  y; f3 q6 B) F7 Y  h廣義的來說, 一條metal線(或應該說是一個節點),
$ N+ q9 a2 w  t  i絕對只能有一個名字, 也就是它就應該只能打一個pin,
我想可能也不見得要檢查電路圖...雖然說是我的話我可能也還是會看一下電路圖啦...
+ }( o6 ^0 K& _; H7 \; K或許請您到佈局裡面看看那些metal線上是否發生了一條metal上面有不只一個pin這樣的問題,
5 D  P# |+ v6 W那麼這一條error應該就能夠解決了.

1   Figure Causing Multiple Stamped Connections
1   Figure Having Multiple Stamped Connections
; y+ ~; n8 s9 e7 ]7 c; U3 e2 K! H
這兩條的話呢, 如果沒有意外的話,
& B6 P& N/ e1 h( R" Y. U其實也如海闊天空大大所說, 其實跟上面那一條是基本上一樣的...
) l  [6 n& _6 ]6 ~3 |' |3 o- {/ f所以若是您解決了上面LVS的第一條Label/Pin的問題之後,
照理說這兩條就不應該再出現了,
若有再出現的話, 就要看它們是否還有再搭配其它的error存在了.
7 |" v' H+ p( e* N& a7 H! Y7 U
最後補充一點點東西...
看您發問時候的問題排版, ERC那條排在最上面,
& D1 u5 H" q( H) E0 U) h所以我猜有這幾種情況:
- z, s$ Q9 @+ A/ k' p( Z% \1. 或許您的ERC驗證是另外做的, 不像我們跑的LVS驗證裡就有含ERC rule了.
; }' n0 S) Q- l2. 又或許您的ERC含在LVS驗證裡, 兩種一起做的, 所以它會和LVS Error排在一起.
3. 還是我想太多, 只是您把各種Error混著排罷了, 它們的位置本身是沒關係的呢? 呵呵...

1 o8 w0 |- f' a$ g一點點經驗, 希望有幫上您的忙!!