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樓主: kez366

[問題求助] PLL鎖相電路要怎麼layout...想請教各位前輩大大 謝謝

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發表於 2009-4-7 01:15:14 | 顯示全部樓層
非常謝謝兩位前輩的分享,小弟目前還在學習中,這真是非常實用的經驗與資料
發表於 2009-4-17 19:36:15 | 顯示全部樓層
很好的東西...很細緻的解說唷~~~
1 O( O" |  a* w, t$ G, l' ]+ X, v% w....感謝2樓大大的解說 . N1 z* W5 {& U2 J2 @  y- z
....感謝3樓大大資料的分享阿...
發表於 2009-4-18 10:16:58 | 顯示全部樓層
谢谢大大的分享,对你的感谢无以言表3 B- B: f, h) x( x# X
thanks!!
發表於 2009-4-23 13:53:07 | 顯示全部樓層
謝謝大大的分享
0 k0 J  @; P9 T% d+ [* P2 B; Z很棒的databese+ y0 Z7 v1 h; U" l$ t( ?& A
受益良多唷
- K+ f0 V& D! P5 E% M' V
發表於 2009-5-1 07:31:04 | 顯示全部樓層
最近正好有在學習layout PLL,受益良多啊!
發表於 2009-5-6 18:34:09 | 顯示全部樓層
VCO is the most important block, should consider with LPF together.Notice parasitic RC balance of in/out of VCO
發表於 2009-5-14 23:13:12 | 顯示全部樓層
PLL的layout各个blcok都需要很仔细的考量。
) S( r5 |0 t% h+ A  \% I   首先需要确定一个宽度,通常根据应用来确定。比如可以根据该block用到的pad来确定宽度。宽度确定之后,VCO,CP摆一排,如有space,可以放IBAIS,如没有。则IBIAS可以放CP上面。LPF的形状可以适当改变。PFD 和divider放一排,PFD最好对着CP放,减小PFD的输出到CP的走线长度。- i* g0 K0 }' K; K* N9 ~! [
1 PFD 要求采用analog方式run过LVS,保证up和dn路径最好并行layout,保持良好的对称性。2 S6 ?3 W0 c9 B3 B8 s
2 CP也要求对称性layout,一般会在不动的电压点添加稳压cap。cp输出到VCO之间的电压控制讯号怕吵,最好加sheding。
9 x# D% q; e5 Q9 e7 r7 ^3 VCO通常采用ring 架构,因此要求每一级之间的走线对称,每一级看到的输出load尽量一致。可以采用不同层metal在分配这些走线,已减小彼此间不希望的couple。外层对好加double ring(VCO很怕吵,同时也很容易吵到别人)
發表於 2009-6-12 20:56:43 | 顯示全部樓層
真是受益良多~~# i2 {; d! d4 D
7 z2 e: e- ~' k, l感謝大大們的經驗分享~~
% @0 @- f6 I# Q8 C4 P; t" K: O1 n: _3 E1 L( s+ N$ \& j. P而且也回答的很詳細& Z( X3 b! v4 a4 X
5 R  @' o, a! E% M數位跟類比的區別也有講到( v3 E- d6 R& ~: E$ G5 w% A: Z$ n( T, Z' Y% y
很受用; i
發表於 2009-6-26 15:19:05 | 顯示全部樓層
有營養的奶水好吃,一定不能放棄,感謝前輩分享!!
發表於 2009-6-29 16:53:53 | 顯示全部樓層
真是收穫良多,謝謝分享啊 !!!!!!!!!!!!!!!!!!
發表於 2009-7-13 11:09:38 | 顯示全部樓層
正好需要這份資料來參考!!* D2 |" ?# G1 A: c9 m% A
謝謝大大的分享~~~受益無窮!
發表於 2009-7-16 13:33:57 | 顯示全部樓層
感謝 "finster" & "shaq" 兩位大大對PLL瞭解甚深,6 U7 a; x* s6 y, p5 \) U
感謝您們的分享,讓我增長見聞。
發表於 2009-7-20 19:11:32 | 顯示全部樓層

re

to PLL layout ,要特别注意不同模块之间的干扰问题,像PFD CP都是低频模块,而VCO post divider 则是高频部分。。。
發表於 2009-7-22 15:08:14 | 顯示全部樓層
感謝分享資料,
  k! I- P" }/ {# u" {0 l) K下載回來看看!
' n% N# j. F" ?6 J5 G' S. K
發表於 2009-7-23 21:30:26 | 顯示全部樓層
好人啊,分享资料,谢谢,正好跟着项目学习
發表於 2009-7-25 23:20:02 | 顯示全部樓層
有見地,學習了~
發表於 2009-8-9 11:36:33 | 顯示全部樓層
多謝你的熱心分享喔有關PLL電路還在學習當中,這真的是很實用的資料
發表於 2009-8-19 11:25:21 | 顯示全部樓層
感謝大大這樣熱情分享資訊, 這個真的是佛心來的嘛 ...... 非常謝謝
發表於 2009-8-19 21:16:54 | 顯示全部樓層
我的話   是把filter的部分off-chip說
# T% ]; ~$ S* m1 V) R5 F7 k8 o! j' G7 M$ i也就是把他外接在晶片外    ~; q3 M* {1 D3 G7 P* D
而VCO是核心部分 其餘的block就往右靠吧; o! p3 V  t4 z
如果是divider兩端的訊號都會用到下一級的話) v0 t& U. f; K3 ~" M
那訊號線就盡量等長囉7 a# s- {4 I% X' `% Q3 ^$ I! {
對了  忘了補充  我是畫LC tank的VCO  所以震盪器面積是最大的8 T1 Z1 L* q: `  R5 L+ W0 |
其餘部分   比起來  真的很小......
# u, Y8 j' _, _" z9 F
4 J9 d8 G2 ^$ F+ ~& C[ 本帖最後由 laasong 於 2009-8-19 09:30 PM 編輯 ]
發表於 2009-8-21 13:59:32 | 顯示全部樓層
感謝2樓大大分享
8 _- `& N  Y. G6 K! h
! `" W& H2 \; M" v最近剛要畫此電路圖
2 h6 f& p/ q: q* h2 j看完後受益良多,希望此版 有開個類似的討論區 在說明區塊放置的位置& {6 R. g! v% ^! d& F
可以讓大家互相切磋學習  感謝
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