在Layout時最花時間的工作是....

jauylmz

這些問題會隨著 "資歷" 和 "工作分配" 而有所不同，希望各位回答時可以說 小小說明一下。為什麼!!

jauylmz

Dear 版主大大
1 A: V; s. v! F/ h. \4 H2 M
  K4 P7 B# X; X, b3 |7 C1 F: y6 h這個調查可以請您幫忙 "置頂" 一下 讓更多人都可以加入這調查。

jauylmz

在下的小小看法
1 q% g. ^- a2 }      
% }' U7 M7 l: X3 t6 c1. Device Create 已經有很多東西可以加速，如 Mcell or Pcell 所以問題不大，有問題的情況可能是畫 "特殊" 的 Device 不熟才會花時間。
$ o0 R' i+ V- H1 E# c1 n
2. DRC / LVS 只要作的夠久，除錯速度一般都ok ，只是LVS 常常是被 Designer 給的 netlist & schematic mismatch 搞到很不爽。
+ E4 n/ f% b! k! f* O0 b% A
# E/ v- }9 W" _3.這個改圖的心情，就像是懶床，很想繼續睡，又不得不起床上班!  很想不要改圖，又不能不改。
. U' G; X( V% ]  Q
4. 拉線，目前好像還沒有很特別的改善，沒辨法太自動。------>好累喔

5. Placement ，就好像新房子的裝潢一樣要先作好 Floor Plan 再來慢慢排，好的Placement 就像 上面majorjan 說的
   <<若能排得順, 相對拉線少、拉線距離短、面積使用就少>>
    做不好的話，可能後頭線拉不出來或是不好拉時，說不定因此又要重新再排過一次。
   所以 這真的是要小心。

jauylmz

就目前二大主流來說 看來是要這樣比
Laker L1   V.S   Virtuso L     
: ?$ v" ?& y8 D3 G0 SLaker L2,L3   V.S   Virtuso XL   
Laker DDL   V.S   Virtuso GXL
0 \  r$ K; i! \) w  H
* R1 }! [3 r; m: E& [' _9 O% v才分的出來。因為各有好壞吧

4 V9 i, O# p7 I: ]* C[ 本帖最後由 jauylmz 於 2007-6-21 05:41 PM 編輯 ]

jauylmz

Chip Integration    可以算是拉線和DRC/LVS 嗎