如何讓 current mirror 做的比較準確?

mt7344

當 current mirror 呈現 1:200 的放大倍率時,
且有 8 個 channel 時, 如何讓每一個的 channel mismatch 做的最小?
1 Z( A! J4 q8 @6 g% M! Z因為  process 變異的關係, 所以這一部分的誤差還相當大!
0 |2 P' K% }1 r! D2 [該如何避免?
又  經過大電流  會產生高溫  此時的 current mirror 的倍率也變化相當大?
該如何克服?

andywu

可以試試用casecode的方式
# N+ a8 f% C/ V4 w7 d/ |
3 \$ P9 Z( _* A+ m不過之後的layout才是重點核心的部分
7 P: y0 W" G& h( F! B) [
  K8 ]! H2 g3 W1 q- p7 }8 q% T

yuchi

1.可以先做1:10(或1:4,2:8)的 8channel match 這樣面積較小match效果好點
5 }  j& s( F) d% y, g6 t/ B+ b5 @   各channel再做1:20(1:50,2:100)
" N( x/ d# J6 ^; c! `2.如果不考慮area,效果最好的是用calibration的方式,這須要用到電容及switch而電容大小會決定
5 ?7 }. e5 K/ Z   calibration cycle
9 C8 }$ j& R0 i/ d. }% M8 {3.每一顆mos DC 點都要一樣 那可能就要出動OP來鎖電壓啦!
* |+ ?7 x* j5 x4 `  n8 p- l) m! p4.元件的L,W 也要選安全一點的range

mt7344

1. 有想過一級級的轉!! 不過每轉一次!  就會有一次的誤差!! 如此的變動率會不會太高唷!!
2. 有考慮 trimming method!! 不過! 不太可能 trimming 8 channel! 只 trimming 最源頭!!
3. 有看過類似的架構!! OP 的 offset 是不是要非常的小? 否則真的不知道影響程度為何唷!!
4. Cost/Performance ratio 真的很討厭!!  又要小!  又要準!  真的好困難唷!!!!

li202

先把八個channel做相互做match
再用一顆OP取其中一個channel電壓做鎖定

7 x  I7 B7 N( y- n. Q/ f提供一點個人意見

nezkax

這個問題在 LED driver 會常常遇到
8 b6 t3 q2 h; `+ K/ z9 a$ K  ~3 T# B
首先是準確度的問題, 由於需求是 1:200, 最直觀的方法就是以 MOS size 去控制
然而由 MOS 飽和區電流公式 ID=KP/2*(W/L)*(VGS-VTH)^2*(1+lamda*VDS) 可知
% F, F5 h* Y/ A- x. e# i主要誤差來自於 channel length modulation effect [(1+lamda*VDS)項]
# q+ }3 s1 m% {, y, A4 P5 a8 D鎖定 VDS 其中一個方法 就是使用 OPA 回授控制
另外, VGS 雖然不是誤差項, 但由於必須推動大負載, 所以ㄧ般會接一個 pre-drive 增加驅動力
/ D. H! @& \$ v並減短設定時間
1 q" p4 r. t" d
channel 跟 channel 之間的差異定義為 bit-to-bit error
這方面的差異, 主要是由 layout 本身的 mismatch 產生, 較佳的layout對稱性可有效解決這個問題
' l! s$ S! L  s/ L1 `1 y! C) m
至於 powerMOS size 部分, 主要是由 output minimum voltage 決定,
此規格與最大電流値直接決定了 Rds(on) = Vo(min)/Io(max)
( c4 F- E/ a, u  ^0 R7 }
, _& p+ D9 l; D. W" G+ `* V溫度所引起的電流變化, 主要是改變了 VTH(T)
) M2 y2 E& f! D* d4 s這方面可由 layout 解決, 將源頭 MOS 與 powerMOS 擺近一點, 讓彼此的溫度差異縮至最小
! k9 E1 k' ]# _8 m% [. |然而, 溫度方面較麻煩的難題在於 package 的選定,
6 A& e" Q) f3 D! F在正常操作下, 假設 Vout=1V, Iout=20mA, 在 8 個 channel 的情形下,
Ptotal = 1*20m*8 = 160mW = (Tj(max)-Ta)/theta(j-a)
1 B' T5 c4 Y" G選用的 theta(j-a) 必須確保在
3 y6 X$ h, t' d0 k- P4 qtypical 規格 Ta, ex. Ta=25 degree. 及設計之最大接面溫度 Tj(max), ex. Tj(max)=125 degree
選擇 theta(j-a) < (Tj(max)-Ta)/Ptotal

ecalfs

除了電路設計解決外,  Layout亦是關鑑
2 _& l" u$ h; R: h3 u
5 U6 t& |2 [1 \7 b1. layout 單元化(Unit) 以此單元倍增減
2. 元件W/L盡可能最大化 W>5um, L>3um或更大
3. 多可善用匹配layout技巧, 如交叉, 對稱, Dummy...

bossen777

謝謝大大無私的分享，感恩