如何讓 current mirror 做的比較準確?

mt7344

當 current mirror 呈現 1:200 的放大倍率時,
5 ?, u9 S" N8 Q' J且有 8 個 channel 時, 如何讓每一個的 channel mismatch 做的最小?
因為  process 變異的關係, 所以這一部分的誤差還相當大!
" E0 v! a0 n" K% `. U$ j5 y  E4 ~7 U該如何避免?
又  經過大電流  會產生高溫  此時的 current mirror 的倍率也變化相當大?
& T; G( b" b4 P3 p. G/ k該如何克服?

andywu

可以試試用casecode的方式

) A9 @: v8 ]' t. A不過之後的layout才是重點核心的部分
& a$ c+ Y) v% h. Z/ }* b
; G4 ^$ c! x8 P2 Z

yuchi

1.可以先做1:10(或1:4,2:8)的 8channel match 這樣面積較小match效果好點
   各channel再做1:20(1:50,2:100)
- g& L* U; N- X; \: [* V& S; p2.如果不考慮area,效果最好的是用calibration的方式,這須要用到電容及switch而電容大小會決定
: ?9 |& a* o' m4 `+ ]   calibration cycle
3.每一顆mos DC 點都要一樣 那可能就要出動OP來鎖電壓啦!
4.元件的L,W 也要選安全一點的range

mt7344

1. 有想過一級級的轉!! 不過每轉一次!  就會有一次的誤差!! 如此的變動率會不會太高唷!!
8 l: f. ^) B% a4 X" a. C2. 有考慮 trimming method!! 不過! 不太可能 trimming 8 channel! 只 trimming 最源頭!!
3. 有看過類似的架構!! OP 的 offset 是不是要非常的小? 否則真的不知道影響程度為何唷!!
4. Cost/Performance ratio 真的很討厭!!  又要小!  又要準!  真的好困難唷!!!!

li202

先把八個channel做相互做match
再用一顆OP取其中一個channel電壓做鎖定
- Q$ J% x( B! w8 A& g
提供一點個人意見

nezkax

這個問題在 LED driver 會常常遇到
( a/ Q; p# F& @/ M% |! z& @
首先是準確度的問題, 由於需求是 1:200, 最直觀的方法就是以 MOS size 去控制
然而由 MOS 飽和區電流公式 ID=KP/2*(W/L)*(VGS-VTH)^2*(1+lamda*VDS) 可知
主要誤差來自於 channel length modulation effect [(1+lamda*VDS)項]
; z% O6 X0 p8 w: X( a. j: l$ N$ g鎖定 VDS 其中一個方法 就是使用 OPA 回授控制
0 i' n+ d  t: T) R另外, VGS 雖然不是誤差項, 但由於必須推動大負載, 所以ㄧ般會接一個 pre-drive 增加驅動力
  ?! h% K4 V7 A: _, M$ k( M$ B並減短設定時間
! _+ x+ p* t4 Q5 R1 J3 o) [$ y# V
channel 跟 channel 之間的差異定義為 bit-to-bit error
1 q0 G- O- b9 h2 ]" }7 `這方面的差異, 主要是由 layout 本身的 mismatch 產生, 較佳的layout對稱性可有效解決這個問題

6 d* _1 @2 h, Z  h7 r) x4 z# [至於 powerMOS size 部分, 主要是由 output minimum voltage 決定,
此規格與最大電流値直接決定了 Rds(on) = Vo(min)/Io(max)

: ?' J- [. y' x/ s  F溫度所引起的電流變化, 主要是改變了 VTH(T)
2 \7 S0 i1 N# h2 L! Y, ]+ L這方面可由 layout 解決, 將源頭 MOS 與 powerMOS 擺近一點, 讓彼此的溫度差異縮至最小
6 V/ Z6 R" o0 C6 t  f' o然而, 溫度方面較麻煩的難題在於 package 的選定,
在正常操作下, 假設 Vout=1V, Iout=20mA, 在 8 個 channel 的情形下,
! H( Q& S( h* e4 H2 _( UPtotal = 1*20m*8 = 160mW = (Tj(max)-Ta)/theta(j-a)
選用的 theta(j-a) 必須確保在
3 i, ?2 F- V, t& K6 _typical 規格 Ta, ex. Ta=25 degree. 及設計之最大接面溫度 Tj(max), ex. Tj(max)=125 degree
8 U3 K/ G/ _$ H/ E選擇 theta(j-a) < (Tj(max)-Ta)/Ptotal

ecalfs

除了電路設計解決外,  Layout亦是關鑑

9 g* Z* c- c" x/ R5 u1 w1. layout 單元化(Unit) 以此單元倍增減
1 u7 v( x# z2 o3 y2. 元件W/L盡可能最大化 W>5um, L>3um或更大
( b) a$ w2 I4 ^$ v0 ?6 ?; y& W' @6 ~) s3. 多可善用匹配layout技巧, 如交叉, 對稱, Dummy...

bossen777

謝謝大大無私的分享，感恩