請教有關調folding_cascode 放大器的訣竅

st80069

上面是在下正在做的差動放大器，正遇到瓶頸中...冏
在下初入門，設計跟理論之間有極大的差距.....
: }' Z' G) P* p: u* M$ x3 T# h在下私心的設計方法，讓M1的電流愈大，則GM愈大，M4，M5的電流愈小，則ro愈大，
4 ?7 _( G! Y: O  ]所以努力調整小Vb1讓|VGS1|的值愈大，調小Vb2讓I5愈小，
等到M1到了飽和與triode的極限的時候，再調小vb3至適當值
6 ?% H, N% [" ?! r" h* x3 I
增益是有如在下所預測的上升，不過....頂多卻也才達Vout/vd = 120....
但我的差動放大器想要作為運算放大器用，甚至要運用在regulator上，增益必然要K以上的單位吧(莫名的肯定)，
' }# T1 [$ ~( d0 [在下使用的是65nm的製程，所以VDD是1.2V，
* C7 v3 D! y, G' h" N' g/ h: K而我VCM的值則是固定在0.6V，
/ z  \7 Z; V* a- W% a/ k; o看別人範例的OP，也都是把VCM固定在VDD的一半，所以在下也有樣學樣，但卻也不知道原因，

所以有幾個問題跟訣竅想請教各位大大，
1.VCM的值真的需要固定在VDD的一半嗎??
5 n6 W! x! i8 X" t
2.folding cascode的OP，大大的步驟都是什麼?先調整Vb3，在碰Vb1，再調Vb2?然後再考慮是否調寬長比?

3.寬長比初始都是先怎麼設的?例如我就會先設所有MOS的L都一樣，之後只調W不碰L....
0 ^$ l8 ]: e' g' C
+ k- ?9 b6 g3 D+ A大大可以跳脫出我的問題自立一格的回答喔~~因為可能我的問題在大大們面前是等同大學生看小學題目一樣...
: ~! O5 l: J' B6 V: Q( c希望各位有經驗的大大不吝指教(跪拜)~~

hiyato

有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
附上他的paper讓大家研究看看。
5 x7 |8 ^' ~4 q7 y, a+ w6 f3 M

遊客，如果您要查看本帖隱藏內容請回復

st80069

PO上小弟的hspice好了
. n/ O6 F( r& ^! c8 x% \***********folding*************
/ E* d& s5 q. R2 \.prot
.lib 'xxxxx.lib' TT
1 |; c: s$ i6 {7 L, O+ Q0 r.unprot
1 H+ m% Q% D( D.globle VDD
.param Lp=0.5um Wp1=5um Wn2=1.2um Wn3=1.2um Wp4=2um Wp=8um
, l; Z$ }, Z8 j6 @2 |***********description****************
*****************
VDD vdd gnd! 1.2V
' }% l+ @( c1 i8 u6 C2 ]# `
) o3 @5 g0 c+ g* o) lVB1 vb1 gnd! 0.74v
' B: w- j; `" yVB2 vb2 gnd! 0.4v
9 x0 I7 ?: p, h4 w' _; _! |& u0 HVB3 vb3 gnd! 0.38v
+ L( F7 A1 b4 Y0 Z9 \" Z) R8 y
9 }  p' u, c2 ]VCM vcm gnd! dc 0.6v
VD vd gnd! DC 0v AC 1v sin(0 0.5 10k)
$ O% N  D3 a6 L+ I2 ]% t/ p*VC vc gnd! DC 0V
EIN+ in+ vcm vd gnd! 0.5
4 K) U  L# P% S  e6 }EIN- in- vcm vd gnd! -0.5
*****************
1 g" {: x5 m0 o/ o: Z
M1 n1 vb1 vdd vdd xxxx L=Lp W=Wp
M2 n3 in+ n1 n1 xxxx L=Lp W=Wp1
M3 n2 in- n1 n1 xxxx L=Lp W=Wp1
M4 n4 n4 vdd vdd xxxx L=Lp W=Wp4
3 ~( n, [+ K/ cM5 nout n4 vdd vdd xxxx L=Lp W=Wp4
1 ~' J. G  u  w9 Z  Q+ h* fM6 n4 vb2 n2 gnd! xxxx L=Lp W=Wn3
  _2 U5 O1 C. Y, K% J* |" kM7 nout vb2 n3 gnd! xxxx L=Lp W=Wn3
M8 n2 vb3 gnd! gnd! xxxx L=Lp W=Wn2
+ J" T2 E% B% ]  J! _M9 n3 vb3 gnd! gnd! xxxx L=Lp W=Wn2
: \$ |6 o, o; R+ A9 X
***********analysis*************
) N5 j" c4 A4 L7 H( m& a- J6 G; m' v************output**************
.op
.option post
.tf v(nout) vd
' z9 F2 Z+ G0 N* h4 p, d7 I9 O0 i.end

      v(nout)/vd                               = -115.0583
5 ?" b6 y: \/ A0 \      input resistance at             vd       =  1.000e+20
' s: ?7 J1 \' f7 R/ S      output resistance at v(nout)             =    1.0725x
% d; c; J$ `& I- t* ^# ~2 Q1 ~6 Y4 F增益只有115.... 要怎麼才能升到1k以上勒??
: _) C% a- Z  T
[ 本帖最後由 st80069 於 2008-5-18 02:02 PM 編輯 ]

vince

one stage op with gain 40dB
% C6 I( S$ @1 y$ x4 _- |6 W; L% |差不多極限了

st80069

原來如此...原來是到極限了...
) z! O) }/ }0 u! ~8 k因為小弟的解釋跟說明，造成指導老師誤判成後面的部分屬於LDO，
結果反而調不出我要的值，
. q/ T' z4 j6 I6 x小弟也跟同學討論了許久，以為會不會那張圖就是整顆OP，所以也開始試著從two-stage的方向下手

- l5 a& J% o1 F- W, }
多虧有vince大大的肯定，小弟才敢放手去做
6 O) ~4 ]2 X2 u1 s. E* f) A' `4 F% D
不過，現在卻又遇到個難題，
電壓值該怎麼調，或者W/L該怎麼分配，
3 m+ t4 w3 G3 X# ?2 l1 r) }才能讓Mdrive的部份便成SATURATION??
調了整整一個下午，linear就是linear，說不變就是不變....
M5的VDS怎麼壓就是壓不下來~~~在煩請大大指教囉~~謝謝~~

mbission

MDRIVE的VGS電壓會depend on負載所需的電流(如果負回授成立的話)
- z) l) o; B0 j( g! r5 g看起來你是MDRIVE的SIZE(W/L)不夠大,導致你要驅動負載時,GATE電壓會一直往下拉
" [1 o9 `  @# f+ D你可以調看看

vince

能不能說明一下regulator的load是什麼?
因為看起來是IC內部的power
需要多少電流?
regulator 的load regulation spec是多少?
第一級OP bias電流多少?
. i. [9 p" A  B0 B  i4 T" h. u這樣比較好提供意見　

kevin

thank you for sharing this material

st80069

謝謝mbission 大大，所以調W/L就可以改變VTH?原來vth會這樣改變的...嗯嗯，我明天去實驗室試看看。
3 i* _& C: M! P8 v( Z" f" V. Y謝謝hiyato大大提供的PAPER......
; O1 ?! T2 t- u6 ~& X( G回vince大大，
  ?0 {  k% I+ B- Zload預計是SRAM ARRAY，是作為SRAM的供應電壓用。
剩下的...恩，也不太清楚，似乎是自己設計....
+ k# c8 N+ ~7 G4 s/ K* f所以...就想說先以增益為目標....

[ 本帖最後由 st80069 於 2008-5-21 12:50 AM 編輯 ]

mdtjason

有資料可以參考嗎?
感謝大大們的分享~~~~~~~~~~~~~~`

賴永諭

output應該可以往上再疊一級PMOS load,gain 會不只40dB吧 !!
當然會犧牲headroom

finster

如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load driving只有一級,而n-load driving卻有兩級,這個樣子會變成往上的阻值比往下的阻值小很多(除非你在size部份己經留意到了,而且己經調到最佳化的情況)
: E8 F* d- w7 p: f! J不然,gain值應該會被限制住,而且是被p-load driving給限制住,如此一來,不管怎麼調,應該都會被限制住

vince

1. finster說的是對的  可是以你的應用不應該再把PMOS cascode來增加gain
   原因是kbgriver所說的  
2. 以你的應用來說 你不清楚load current 是多大 甚至你的load current
  h8 B2 J" b8 e" v) ?7 Q* m2 S   是會一直變的 當你的load current 太小的時候 cascode 的pmos應該會跑進linear region
   做了也是白做
3. gain大有他的好處  可是over design只是增加自己的困擾
/ C+ c, G% G* _   所以你應該是要去算一下你到底需要多少gain
4. 如果你是學生  而這個不是你論文的主要部分
, z% L) r1 A" N0 X  L4 N   那我會建議你用更簡單的架構
( I" @9 F8 C& E5 z& s6 S& F   甚至把frequency compensation 改成用外掛大電容的dominate pole compensation
: O' B- o  ]0 `' s% e" q7 Z6 S: C   除非你的很清楚你的load是什麼  你的頻寬是多少 不然你目前的compensation是有危險的
5. 你的VCM就是你的Vref 不是1/2 vdd
6. W/L 不是三言兩語可以說完的  不過  少用最小L就不會太離譜了
$ H2 t* d) l' Y: X2 Z- m* ?( K7. 指導老師誤判  =>  你有找對老師嗎?? 找沒經驗的老師做類比電路  請保重
8. 今天話有點多  不好意思

squallscer

XDD
7 ]. j: ]1 s' A/ W不會拉，vince大大見解非常的寶貴唷！
更謝謝finster大為我提供的建議，
看到各位大大為我解答，讓我求助無門的情況下感動非常了
& u( Q1 c6 Y7 p4 y恩，我現在就試試各位大大的方法，跟建議，
我試完後的結果再跟各位大大報告！
. k8 ^( X( i1 `9 ^) u5 W. D( d謝謝大大們的不吝指教....
(話說....我的專題老師....可是很強的老師....與其說造成他的誤判，還不如說他因為趕時間，而我的意見又很多，他反而覺得都有可能，只是他傾向試上面的方法...對老師真是萬分抱歉啊)

5 Y! B1 Q9 H! ]6 i% y恩恩~~~對喔~~~Md處的地方，看RAZAVI後，就TWO-STAGE來說，應該再底下再接一個NMOS，給他負載，並且提供電流...
而我這部分如果以TWO STAGE的觀點來看...好像根本不會有直流偏壓的樣子....
除非如vince大大說的知道LOAD的大小跟電流經過...而小弟LOAD處，是顆sram...
; J$ Z7 k) M" E小弟由此推得...後面是LDO當接OP正端回授後的產物了....哎呀呀~~~

[ 本帖最後由 squallscer 於 2008-5-22 09:42 AM 編輯 ]

st80069

咦?
話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
(昏頭)
# y; U: T- L% d: j! C3 A; @抱歉抱歉....
( u+ \' f8 v( p8 f8 [finster大大說的....是指沒有MD和MC時的設計嗎??
恩...那應該是我的寬長比設計的問題了...
# N2 Z! p6 d: g( Z, Z8 j我重新再重推做一次...

/ U& T. H2 m0 Q9 O' B  W' p9 j) T[ 本帖最後由 st80069 於 2008-5-22 09:51 AM 編輯 ]

jerryyao

原帖由 hiyato 於 2008-5-20 08:35 PM 發表
有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
6 A5 d/ z# b" s4 C' p5 @* [6 o' N* v附上他的paper讓大家研究看看。
1 Z( q/ M. t9 Q8 `( Z**** 本內容被作者隱藏 *****

regulator領域是我的下一階段要做的目標，看別人推薦的paper比自己是找有效多了。
要錢以後再說。
0 h% j3 [* k/ }/ i
[ 本帖最後由 jerryyao 於 2008-5-22 01:26 PM 編輯 ]

finster

原帖由 st80069 於 2008-5-22 09:46 AM 發表
9 k0 g3 C5 D: s8 Z' \咦?
3 ^  z! d( J' W' k. k4 M, S' P話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
! S: m& |- N4 B) z$ K4 K' r/ b8 E(昏頭)
抱歉抱歉....
2 j% t* w) s" N; w2 afinster大大說的....是指沒有MD和MC時的設計嗎??
+ m" `5 q$ r5 J1 }恩...那應該是我的寬長比設計的問題了...
  H: Q) s; N. t( _! g( C4 f% w我重新再重推做一次...

/ `* Q  X/ ?! p2 |- n/ u* O% ?
: B* h: E9 n1 `) r9 B1 W( W
! s. m* j+ Y% m6 W+ U5 V不了解你指的MD和MC的縮寫意思
我個人在設計fold-cascode時,其實會先設計bias電路,因為bias電路會間接(有時候是直接)決定fold-cascode的performance
8 D, g( A, Z3 H$ m" A* o& _因為,我以前曾遇過當我發覺到我的OP的gain己經調不上去時,我以為己經到極限了,後來在檢查我op電路各點電壓時,才驚覺原來是因為我的bias電路而限制住我op的gain,難怪我的op的gain一直上不去
自此之後,我才學到原來bias電路對op而言,也是一個很重要的設計重點,而這個bias電路,卻是很少人有花心思去看的

st80069

喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
  W) ]; F  x2 c) Q小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
. ^$ H# E( T2 Y4 u( Y+ a" F; @1 K' y很謝謝kgbriver的寶貴意見~~~
, z+ M$ _6 S7 l  N6 R看finster大大的解說，
發現OP的學問，還真是多....
唉...小弟新生入門，很多問題，還請各位大大們不要見怪~~~很謝謝大家~~
$ G6 {1 q9 S' }6 W& D& Q! w. u
/ m* z3 t( x/ _( j$ X從上面感覺起來，finster大大是先給定電壓囉，然後如果沒達到飽和，就只調W/L比?
" Z' c" E0 d, \4 y9 h
1 v" X8 d) ?1 @( y0 @' l+ R  c" i+ t恩.....原來如此...
今天發現了一個問題.....小弟的功率真是省到了一個極點....
電流總共才20u....致使M6，M7的gm小的可怕，增益因而不能提升....
也就是說，如果能維持電流情況下調升W降L把gm7上升10倍，就能達到60dB了，YA~~
/ |. T' ?7 x7 }; p3 ]& {結果失敗....
* s! z# r: m" I* q) P真是牽一髮而動全身....一調就全部變樣....SAT，LINEAR都要重新....
大大們的精粹，小弟一時還真是難以上手....真是對不住啊....(慚愧)

finster

原帖由 st80069 於 2008-5-22 10:50 PM 發表
# \: E5 C3 R# j, f喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
# K* Y+ b8 T  s  X很謝謝kgbriver的寶貴意見~~~
看finster大大的解說，
% Y9 k1 c8 T/ v7 q; L' p/ d; \發現OP的學問，還真是多....
$ s9 {' G; l- {) G5 J1 T2 Q唉...小 ...

+ h9 V# w2 K, N- S( `3 X, L# W& W
/ x" j5 Y+ U% }! [: x9 t/ p  E8 y我想,你有點誤會我的意思了
7 }* V; X6 k( c* R3 o, A8 t6 F1 r在設計op時,尤其是folded-cascode op,我建議一定要把bias circuit加入一起作模擬,若是直接給一個定電壓作bias雖然也是可以,但遠遠及不上實際的bias circuit來得好,而且bias circuit所產生出來的電壓未必真的是定電壓,它也會隨著製程,電壓和溫度而有所變化,所以folded-cascode op我個人是強烈建議要加入bias circuit一起作模擬
6 f6 ?7 ~8 m5 L. J" k" u- Z, w而我前面所言,有時候bias circuit也會是限制住op的gain和phase margin的一個因素之一,因為bias circuit若設計不好,也會影響op

st80069

原帖由 finster 於 2008-5-21 02:03 PM 發表
* k* f1 X) z0 o/ }如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load drivi ...

嗯...3天來測試發現...結果，如果只有一級，那電流鏡那端的電流就必須極小，彌補不夠的電阻，不過...卻也為了彌補...結果導致gm7的值極小而必須加大w，或者固定小電流，gm7ro7(ro9||ro2)同時放大寬長....
哀....然後面積就變得超大超大....