請教有關調folding_cascode 放大器的訣竅

st80069

) m1 }) P/ \: o' T6 }. ~上面是在下正在做的差動放大器，正遇到瓶頸中...冏
在下初入門，設計跟理論之間有極大的差距.....
( M5 L/ K! d1 J- u8 c  V* V在下私心的設計方法，讓M1的電流愈大，則GM愈大，M4，M5的電流愈小，則ro愈大，
所以努力調整小Vb1讓|VGS1|的值愈大，調小Vb2讓I5愈小，
等到M1到了飽和與triode的極限的時候，再調小vb3至適當值

增益是有如在下所預測的上升，不過....頂多卻也才達Vout/vd = 120....
( i) M; x* H7 ?但我的差動放大器想要作為運算放大器用，甚至要運用在regulator上，增益必然要K以上的單位吧(莫名的肯定)，
, \. u  ]5 e# T, ~2 Q1 p在下使用的是65nm的製程，所以VDD是1.2V，
1 w! ^0 g$ J6 S而我VCM的值則是固定在0.6V，
8 S' b) u7 n5 i  k' Y看別人範例的OP，也都是把VCM固定在VDD的一半，所以在下也有樣學樣，但卻也不知道原因，

所以有幾個問題跟訣竅想請教各位大大，
0 d7 N# H' j. W( o% z1.VCM的值真的需要固定在VDD的一半嗎??
- J& [; }; j4 {
/ g2 _! }6 }- w2 O! E( P! u2.folding cascode的OP，大大的步驟都是什麼?先調整Vb3，在碰Vb1，再調Vb2?然後再考慮是否調寬長比?
; m% D2 i  g! J4 ?( F0 o
3.寬長比初始都是先怎麼設的?例如我就會先設所有MOS的L都一樣，之後只調W不碰L....

大大可以跳脫出我的問題自立一格的回答喔~~因為可能我的問題在大大們面前是等同大學生看小學題目一樣...
希望各位有經驗的大大不吝指教(跪拜)~~

hiyato

有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
: b& g' ]4 j' l9 u2 o$ l5 ~) H$ |& |附上他的paper讓大家研究看看。
, f, V7 _0 @# z0 v+ T8 u

遊客，如果您要查看本帖隱藏內容請回復

st80069

PO上小弟的hspice好了
% C" @+ `% K! T" q***********folding*************
.prot
& g9 G. e7 z. m+ f4 y.lib 'xxxxx.lib' TT
8 m2 _, N2 `* ]) W9 y% j4 \.unprot
.globle VDD
- ~" Q. x6 i) C, \& G.param Lp=0.5um Wp1=5um Wn2=1.2um Wn3=1.2um Wp4=2um Wp=8um
***********description****************
*****************
* S+ J0 z0 Q' Z, C1 i  S+ I4 qVDD vdd gnd! 1.2V

VB1 vb1 gnd! 0.74v
3 n8 }# ~  v! ?' R" ]% p' Y+ EVB2 vb2 gnd! 0.4v
* S# ^4 i; Z* P2 N( }! M9 x9 C8 vVB3 vb3 gnd! 0.38v
9 Z  v  H5 D  {6 G- i) q4 S
( a/ ]6 w$ u- W5 u4 RVCM vcm gnd! dc 0.6v
" O. @$ [: G9 b) q4 S/ ]' W5 f7 D( YVD vd gnd! DC 0v AC 1v sin(0 0.5 10k)
*VC vc gnd! DC 0V
: `0 k# ^' k) S' a; K/ }9 q) sEIN+ in+ vcm vd gnd! 0.5
8 p% d% U) E; [- |  M) bEIN- in- vcm vd gnd! -0.5
. }/ }0 @2 S0 ]+ r  O* q$ j. |; k" x*****************
  d& L7 P/ k  a' c) t: x( _( C- I
M1 n1 vb1 vdd vdd xxxx L=Lp W=Wp
M2 n3 in+ n1 n1 xxxx L=Lp W=Wp1
+ M  G, R& g& ?$ F: |4 b+ ]9 L% OM3 n2 in- n1 n1 xxxx L=Lp W=Wp1
% p& U/ _: m4 O3 H8 K8 ?4 BM4 n4 n4 vdd vdd xxxx L=Lp W=Wp4
- ]0 G% E1 e) N4 Q) H4 d, T9 nM5 nout n4 vdd vdd xxxx L=Lp W=Wp4
M6 n4 vb2 n2 gnd! xxxx L=Lp W=Wn3
M7 nout vb2 n3 gnd! xxxx L=Lp W=Wn3
M8 n2 vb3 gnd! gnd! xxxx L=Lp W=Wn2
& q. E& U' I+ d! T4 n* IM9 n3 vb3 gnd! gnd! xxxx L=Lp W=Wn2
* L0 a/ k: D9 t& h9 ^4 ~+ {, E
9 b2 f) ~" j: s- {4 L***********analysis*************
6 _% c4 B. B7 X* g3 G************output**************
.op
; `$ J7 v4 L& e& ^.option post
" M2 b' P, a6 A7 Y.tf v(nout) vd
.end
. w; E- k1 z/ `  k1 D& }& O
      v(nout)/vd                               = -115.0583
      input resistance at             vd       =  1.000e+20
2 }% k) v. T. b      output resistance at v(nout)             =    1.0725x
- w1 B( g9 z$ t2 L! Q增益只有115.... 要怎麼才能升到1k以上勒??
+ B0 Q: w  B  a- X
3 A2 t) w* ]7 ^; M[ 本帖最後由 st80069 於 2008-5-18 02:02 PM 編輯 ]

vince

one stage op with gain 40dB
差不多極限了

st80069

原來如此...原來是到極限了...
因為小弟的解釋跟說明，造成指導老師誤判成後面的部分屬於LDO，
' `, q/ m# h8 |* N4 [& |結果反而調不出我要的值，
% M' i$ P# Y! Q) q8 @小弟也跟同學討論了許久，以為會不會那張圖就是整顆OP，所以也開始試著從two-stage的方向下手
" @3 e" h; R' c' `: d7 C
7 y* l" V2 ~' W7 ]9 z
' f% G+ a; _& J& _+ @' p多虧有vince大大的肯定，小弟才敢放手去做

不過，現在卻又遇到個難題，
1 ~7 {2 P6 O$ S8 s" L電壓值該怎麼調，或者W/L該怎麼分配，
才能讓Mdrive的部份便成SATURATION??
8 U6 f( M  W& }' n3 F; G調了整整一個下午，linear就是linear，說不變就是不變....
M5的VDS怎麼壓就是壓不下來~~~在煩請大大指教囉~~謝謝~~

mbission

MDRIVE的VGS電壓會depend on負載所需的電流(如果負回授成立的話)
$ J. ~0 a& Q  Q7 c0 n看起來你是MDRIVE的SIZE(W/L)不夠大,導致你要驅動負載時,GATE電壓會一直往下拉
你可以調看看

vince

能不能說明一下regulator的load是什麼?
因為看起來是IC內部的power
. H- R6 q+ t6 ~6 ^1 z需要多少電流?
1 s& _( U/ s* x" [( E& A4 `8 G0 {3 f  }regulator 的load regulation spec是多少?
第一級OP bias電流多少?
3 J2 T& W# E5 b* O) c: p這樣比較好提供意見　

kevin

thank you for sharing this material

st80069

謝謝mbission 大大，所以調W/L就可以改變VTH?原來vth會這樣改變的...嗯嗯，我明天去實驗室試看看。
) d1 j1 x6 T8 F7 v6 G) _3 N謝謝hiyato大大提供的PAPER......
回vince大大，
/ q+ y( Z' \  o  A9 cload預計是SRAM ARRAY，是作為SRAM的供應電壓用。
3 e/ C5 G$ E5 K) b( g: R剩下的...恩，也不太清楚，似乎是自己設計....
所以...就想說先以增益為目標....

[ 本帖最後由 st80069 於 2008-5-21 12:50 AM 編輯 ]

mdtjason

有資料可以參考嗎?
! w$ A0 a; }9 n. X, }感謝大大們的分享~~~~~~~~~~~~~~`

賴永諭

output應該可以往上再疊一級PMOS load,gain 會不只40dB吧 !!
* K  D. `2 q4 a  s2 b1 ?( }當然會犧牲headroom

finster

如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load driving只有一級,而n-load driving卻有兩級,這個樣子會變成往上的阻值比往下的阻值小很多(除非你在size部份己經留意到了,而且己經調到最佳化的情況)
不然,gain值應該會被限制住,而且是被p-load driving給限制住,如此一來,不管怎麼調,應該都會被限制住

vince

1. finster說的是對的  可是以你的應用不應該再把PMOS cascode來增加gain
   原因是kbgriver所說的  
2. 以你的應用來說 你不清楚load current 是多大 甚至你的load current
   是會一直變的 當你的load current 太小的時候 cascode 的pmos應該會跑進linear region
6 R0 a, p) {# @9 V4 Q& H' f: v   做了也是白做
) n8 |" y7 x- v9 a1 O+ ?( B3. gain大有他的好處  可是over design只是增加自己的困擾
   所以你應該是要去算一下你到底需要多少gain
1 V: a2 g4 H6 \, g- W( e- \4. 如果你是學生  而這個不是你論文的主要部分
   那我會建議你用更簡單的架構
   甚至把frequency compensation 改成用外掛大電容的dominate pole compensation
# [1 d  e2 `5 @( n   除非你的很清楚你的load是什麼  你的頻寬是多少 不然你目前的compensation是有危險的
5. 你的VCM就是你的Vref 不是1/2 vdd
% ^2 |' f% Z& T6 w2 T6. W/L 不是三言兩語可以說完的  不過  少用最小L就不會太離譜了
# k9 C( w2 U6 C7 \5 f/ v& s7. 指導老師誤判  =>  你有找對老師嗎?? 找沒經驗的老師做類比電路  請保重
+ j' C# A* d: L/ y4 Q* x8. 今天話有點多  不好意思

squallscer

XDD
% I* P/ \( c5 o, [: F& k0 v. N不會拉，vince大大見解非常的寶貴唷！
! o$ s2 s+ `+ {更謝謝finster大為我提供的建議，
0 a! d7 ~: e" l看到各位大大為我解答，讓我求助無門的情況下感動非常了
, _5 N; J& |9 I恩，我現在就試試各位大大的方法，跟建議，
我試完後的結果再跟各位大大報告！
謝謝大大們的不吝指教....
9 S# y4 F5 Q: Z6 h. V(話說....我的專題老師....可是很強的老師....與其說造成他的誤判，還不如說他因為趕時間，而我的意見又很多，他反而覺得都有可能，只是他傾向試上面的方法...對老師真是萬分抱歉啊)

恩恩~~~對喔~~~Md處的地方，看RAZAVI後，就TWO-STAGE來說，應該再底下再接一個NMOS，給他負載，並且提供電流...
而我這部分如果以TWO STAGE的觀點來看...好像根本不會有直流偏壓的樣子....
0 u! [! B" ?4 c+ n+ j0 k7 o除非如vince大大說的知道LOAD的大小跟電流經過...而小弟LOAD處，是顆sram...
$ x8 s* }; X) L- A9 B小弟由此推得...後面是LDO當接OP正端回授後的產物了....哎呀呀~~~

[ 本帖最後由 squallscer 於 2008-5-22 09:42 AM 編輯 ]

st80069

咦?
話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
(昏頭)
抱歉抱歉....
finster大大說的....是指沒有MD和MC時的設計嗎??
恩...那應該是我的寬長比設計的問題了...
  g2 F( x/ Y7 R( M1 [我重新再重推做一次...
# z& R5 ~: @: y6 Y( W2 s
0 G$ H6 ^& I: R% o/ b3 N[ 本帖最後由 st80069 於 2008-5-22 09:51 AM 編輯 ]

jerryyao

原帖由 hiyato 於 2008-5-20 08:35 PM 發表
& b7 ]7 i- x  D: \有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
4 B7 C. f/ m0 A% e附上他的paper讓大家研究看看。
**** 本內容被作者隱藏 *****

9 W, H9 L5 c( c1 H2 W. `* j; @regulator領域是我的下一階段要做的目標，看別人推薦的paper比自己是找有效多了。
要錢以後再說。
% w6 a0 K8 _! E
2 l- M4 O* c* @' N[ 本帖最後由 jerryyao 於 2008-5-22 01:26 PM 編輯 ]

finster

原帖由 st80069 於 2008-5-22 09:46 AM 發表
* v4 p6 w: ?4 M5 e$ j! t( J咦?
話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
: R5 u0 U  C! x8 x, W. j(昏頭)
抱歉抱歉....
finster大大說的....是指沒有MD和MC時的設計嗎??
恩...那應該是我的寬長比設計的問題了...
7 N5 n- {  ^( B+ |- M我重新再重推做一次...

4 n& K# I# j+ e: H7 u
- j# `4 k3 r2 w& _
* X. e: G+ ?% G6 D% Y
不了解你指的MD和MC的縮寫意思
我個人在設計fold-cascode時,其實會先設計bias電路,因為bias電路會間接(有時候是直接)決定fold-cascode的performance
因為,我以前曾遇過當我發覺到我的OP的gain己經調不上去時,我以為己經到極限了,後來在檢查我op電路各點電壓時,才驚覺原來是因為我的bias電路而限制住我op的gain,難怪我的op的gain一直上不去
, V$ ~8 p3 W7 g2 }1 E+ k% @自此之後,我才學到原來bias電路對op而言,也是一個很重要的設計重點,而這個bias電路,卻是很少人有花心思去看的

st80069

喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
$ c# o- c( {, s" ]( c很謝謝kgbriver的寶貴意見~~~
3 W5 h) u. i# i( O0 ?6 S. W  X看finster大大的解說，
發現OP的學問，還真是多....
唉...小弟新生入門，很多問題，還請各位大大們不要見怪~~~很謝謝大家~~
1 u4 d9 \# s5 [# i) ^0 ^4 Z# c
從上面感覺起來，finster大大是先給定電壓囉，然後如果沒達到飽和，就只調W/L比?
5 Y& y) ~3 \& x: M; R* f: t$ O# W1 K3 |
0 H8 h: F3 _4 F, X. \: t+ `, T恩.....原來如此...
今天發現了一個問題.....小弟的功率真是省到了一個極點....
電流總共才20u....致使M6，M7的gm小的可怕，增益因而不能提升....
也就是說，如果能維持電流情況下調升W降L把gm7上升10倍，就能達到60dB了，YA~~
! m0 v9 E/ K; H$ k' I結果失敗....
真是牽一髮而動全身....一調就全部變樣....SAT，LINEAR都要重新....
) P$ V0 J7 r# t$ ~* `: i大大們的精粹，小弟一時還真是難以上手....真是對不住啊....(慚愧)

finster

原帖由 st80069 於 2008-5-22 10:50 PM 發表
喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
很謝謝kgbriver的寶貴意見~~~
4 @9 w4 P9 ]) ^9 _. c/ n  O* U& s看finster大大的解說，
發現OP的學問，還真是多....
唉...小 ...

$ r2 [  G4 b4 y& |+ F7 e5 ]
. z! a" ^5 o; @) t* y我想,你有點誤會我的意思了
8 N0 b2 h% v. \; P9 ?: E在設計op時,尤其是folded-cascode op,我建議一定要把bias circuit加入一起作模擬,若是直接給一個定電壓作bias雖然也是可以,但遠遠及不上實際的bias circuit來得好,而且bias circuit所產生出來的電壓未必真的是定電壓,它也會隨著製程,電壓和溫度而有所變化,所以folded-cascode op我個人是強烈建議要加入bias circuit一起作模擬
% c: w0 j) B+ z  w0 E  d% A3 h# U而我前面所言,有時候bias circuit也會是限制住op的gain和phase margin的一個因素之一,因為bias circuit若設計不好,也會影響op

st80069

原帖由 finster 於 2008-5-21 02:03 PM 發表
9 B3 L: N0 M3 ?% l9 A% @2 o如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
4 l; Z' n% H3 {6 [; i$ S/ e% r而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load drivi ...

$ F& y" ^' x- ~7 H; H; j嗯...3天來測試發現...結果，如果只有一級，那電流鏡那端的電流就必須極小，彌補不夠的電阻，不過...卻也為了彌補...結果導致gm7的值極小而必須加大w，或者固定小電流，gm7ro7(ro9||ro2)同時放大寬長....
% ], T2 w+ t, R% M' v" b哀....然後面積就變得超大超大....