tsmc 0.18 BCD process 認不到 w/o salicide電阻

weilun_1016

# F+ t* m2 E2 J! `各位前輩好

小弟最近在畫layout碰到一個問題，遲遲無法解決，因此想上來詢問各位前輩的意見

' Q; _+ f! x9 O小弟用的製程是 TSMC 0.18UM CMOS HV MIXED SIGNAL BASED BCD GEN2 SALICIDE

5 _& Q. }$ l* d" J在畫layout時有使用到 P+ Poly resistor w/o Silicide的電阻，而且都是直接用tsmc他們的PCELL
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3 f. X: H7 w5 b0 o- H但跑LVS時，layout轉出來的netlist檔卻沒有這個電阻，所以一直有missing instance的情況


以下有幾點我有先確認過，因此才推測是不是layout認不到w/o Silicide類型的電阻:
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1.用w/o Silicide的電阻時，跑LVS時，layout端會有missing instance的情況；一旦改成w/i Silicide的電阻時，LVS即可通過→排除接線問題

2.在layout中將所有PCELL內所有w/o Silicide的電阻叫出來，跑LVS時，layout端都不會有Unmatched的元件

+ N# X4 T# s' v3 j  a' |; `我也有去看LVS Rule的檔案，知道這兩種電阻只差在有沒有RPO Layer (Non-salicide OD Area Definition)，也確認PCELL內都包含了應該有的Layer
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* T5 Y, C  }: g% h' v' w" d0 }3 ]若是自己按照LVS Rule定義的layer去畫電阻，就會變成在還沒覆蓋RPO Layer時，layout認的到它是w/i Silicide的電阻[PS]，
5 e& Y' g* J  O: ~
一旦在原有w/i Silicide的電阻覆蓋RPO Layer，就missing instance了。
. m7 F0 g3 i+ S9 ], @6 q  e
; W# g9 S% D$ \4 Z/ o& k2 k. ~請各位有經驗的前輩能提點一下小弟，要怎麼解決這個問題，已經被困了好幾天了
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