|
本帖最後由 weilun_1016 於 2023-10-6 12:29 AM 編輯
. } K! i; l2 G0 l. E% Q4 z
* c* }8 G3 O' @0 X/ i$ G各位前輩好% G4 g# Y8 J- s9 v$ X0 C
3 y! U3 I% [4 O& a: R/ A; j3 T小弟最近在畫layout碰到一個問題,遲遲無法解決,因此想上來詢問各位前輩的意見
! N. v0 X: d! Y* X! Z# m5 }! _) f7 A4 K; Z- o
小弟用的製程是 TSMC 0.18UM CMOS HV MIXED SIGNAL BASED BCD GEN2 SALICIDE
. o0 r* z* j7 r2 P
+ _: x' I0 i7 Y( f4 ~3 L在畫layout時有使用到 P+ Poly resistor w/o Silicide的電阻,而且都是直接用tsmc他們的PCELL
I5 |, W/ }+ w7 N5 }
3 h8 A7 b9 ~& I0 f; Y但跑LVS時,layout轉出來的netlist檔卻沒有這個電阻,所以一直有missing instance的情況
& I. E2 G! |- S1 L3 E4 P+ o% ], j) |4 a- p# x) q; p
0 d1 Y" ]' f# _2 H: U# m以下有幾點我有先確認過,因此才推測是不是layout認不到w/o Silicide類型的電阻:9 K0 f: e$ K' d1 M" z7 t0 w
) G, k1 e% C& t2 E9 k8 q6 N
1.用w/o Silicide的電阻時,跑LVS時,layout端會有missing instance的情況;一旦改成w/i Silicide的電阻時,LVS即可通過→排除接線問題9 _, @: ^! K. C
* `, A: P7 W1 z2.在layout中將所有PCELL內所有w/o Silicide的電阻叫出來,跑LVS時,layout端都不會有Unmatched的元件* M/ \$ P+ I' L* q {- c5 b0 ?) A
: P8 T6 D6 I7 I2 G5 t M
我也有去看LVS Rule的檔案,知道這兩種電阻只差在有沒有RPO Layer (Non-salicide OD Area Definition),也確認PCELL內都包含了應該有的Layer, E. J: g! C, Q2 ^" q
6 r$ W$ m- Z4 P. e- B; c# P5 l. h7 @3 U. C9 t5 l3 Y6 a) I
3 q2 A# W! ]7 `+ M7 E
若是自己按照LVS Rule定義的layer去畫電阻,就會變成在還沒覆蓋RPO Layer時,layout認的到它是w/i Silicide的電阻[PS],8 g0 \7 @; J" T' d5 J, F
9 A% w9 N! S( h# r! m. b
一旦在原有w/i Silicide的電阻覆蓋RPO Layer,就missing instance了。" b; ^; R, c" K, B' H
7 o8 D3 ]$ w: v* A8 _
請各位有經驗的前輩能提點一下小弟,要怎麼解決這個問題,已經被困了好幾天了' e ]4 h; J% f1 p* a0 ~
5 `/ \% {, S2 u9 c
, T/ c$ w4 B9 c( e
|
|