有人用過vericomm跟xilinx ise嗎? 我有問題想請教請各位高手入內

lucky

各位大大，
　
/ z! G& v6 ~( G7 p5 V　　　　問題一：
' Q0 |4 S/ S1 ~* U' h　　　　我在用xilinx ise合成時出現下面警告，這是什麼原因? 該怎麼解決呢?
/ U" P/ u2 P; q2 O& p　　　　我的程式在Xilinx ise 執行 在implement Design 中的Place &Route 項目，出現警告，它說明如下
3 S( u, u1 H8 x! r3 N5 G　　　　WARNINGhysDesignRules　:　367 - The signal <clk_IBUF> is incomplete. The signal
4 D0 N" M7 |$ \& _; b7 `2 ]  j　　　　WARNINGhysDesignRules　:　367 - The signal <reset_IBUF> is incomplete. The signal
2 v; X; _) i$ t　　　　這些是怎麼回事能請大大幫我解答嗎? 謝謝您
# S4 R) C1 l2 |  M# ]
　　　　問題二：
9 L' r, ~, @# I& u4 b　　　　　　
　　　　　因為我用xilinx ise 合成之後再用vericomm 把程式嵌入FPGA 但它出現我的輸出沒有定義，可是我在Xilinx 中的Assign
, n7 Z1 |; ?1 U/ Q8 i
　　　　　Package pin 早把FPGA的接腳編號打上去了，可是在vericomm還是說我的led 沒有定義!這是為什麼?

# P; Z1 H1 c; N6 g　　　　　其中FPGA有它FPGA 的LED接腳，我把它打上去對應我程式的LED，但卻還是說LED沒定義。

sieg70

建議你直接找北瀚科技的FAE問.