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各位大大，; G! ^* L* R+ e; d2 V
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問題一：4 R, f6 i4 o% f' [2 a8 u0 F
我在用xilinx ise合成時出現下面警告，這是什麼原因? 該怎麼解決呢?
' s8 J2 w* b5 f# y6 j 我的程式在Xilinx ise 執行 在implement Design 中的Place &Route 項目，出現警告，它說明如下4 ~4 |2 X: ?1 Y& ^2 y7 V' {" O
WARNINGhysDesignRules : 367 - The signal <clk_IBUF> is incomplete. The signal4 r) ~7 j; j" h; ^& K) e
WARNINGhysDesignRules : 367 - The signal <reset_IBUF> is incomplete. The signal! L/ d `* b8 h8 B
這些是怎麼回事能請大大幫我解答嗎? 謝謝您
; N6 ]; x o4 C6 G
q: G0 p/ t) h* c( ~ 問題二：
! _9 u, c' s9 s& Q; s7 c/ q: l 9 |- O, f# }0 ^6 l
因為我用xilinx ise 合成之後再用vericomm 把程式嵌入FPGA 但它出現我的輸出沒有定義，可是我在Xilinx 中的Assign 6 h7 n8 w' W- S
0 ^9 Q3 B8 L0 A* V8 h6 Z) Q Package pin 早把FPGA的接腳編號打上去了，可是在vericomm還是說我的led 沒有定義!這是為什麼?, Q) I" Z4 h/ q4 b5 R: T
) b- f4 q, u, U% J
其中FPGA有它FPGA 的LED接腳，我把它打上去對應我程式的LED，但卻還是說LED沒定義。 |
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發表於 2012-7-27 11:31:51
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