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[經驗交流] 請問目前業界與學界對於SystemC和SystemVerilog的應用與發展

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1#
發表於 2012-4-20 14:45:43 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
各位學界或業界的先進:
3 q" c: R. N( l2 L4 k" R- ~
: h, r& o9 p; g2 [, I( A- e3 W想請問一下,目前SystemC和SystemVerilog的應用與發展,謝謝各位的指教。
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2#
發表於 2012-5-9 09:25:05 | 只看該作者
這包含IC設計的前段系統效能分析模擬到後段的驗證除錯流程4 {3 `8 \6 O- r8 c5 H
SYSTEMC擅長前段 " g0 t: P6 S7 T8 a* V- l
StstemVerilog則後段功力相當了得- p+ ^$ r4 T: G  D+ S$ P2 n# r
可惜這兩種標準還無法做有效率的整合
/ D) C# h; Q; b1 l* L學界已經有很好的整合經驗# }- C2 r5 }1 G3 L* W6 Q7 `: N
但是業界中小型還在探索階段或根本沒有! R  U; g, {' ~* d. R
大型的Design House & Design service company有專門的部門在研究 3 O6 h" Z: H3 r" }6 t) }
但只是部分導入在複雜的SOC上1 W8 f" @7 o" c- ~
總之 越複雜大型的SOC 這種投資就相對顯得重要..
3#
發表於 2013-9-4 17:03:52 | 只看該作者
systemverilog接触多些,systemC现在看到少了
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