請教Verliog問題 (VGA)

chchtono

請問一下，有人可以幫我看看Verliog問題出在哪嗎? 畫面異常啊!!
- B$ p; w0 a- P8 Q2 H% m; r
module vga_ctrl(clk, rst, R_in, G_in, B_in, oRequest, oVGA_H_SYNC, oVGA_V_SYNC, oVGA_SYNC, oVGA_BLANK, oVGA_CLOCK, oVGA_R, oVGA_G, oVGA_B);
    input clk;
    input rst;
    input [7:0] R_in;
    input [7:0] G_in;
    input [7:0] B_in;
( K* E# N  E1 i    output oRequest;
* z7 J& f5 \! N; b  g    output oVGA_H_SYNC;
    output oVGA_V_SYNC;
    output oVGA_SYNC;
  `* q* u1 S9 i4 h# t; t6 z    output oVGA_BLANK;
    output oVGA_CLOCK;
1 Y* g# n1 W9 h& ?& _( v    output [7:0] oVGA_R;
    output [7:0] oVGA_G;
    output [7:0] oVGA_B;
1 U4 y. _0 [0 ?. z7 s9 {         
* D4 L9 C' `$ c         reg oVGA_H_SYNC,oVGA_V_SYNC;
! U3 D) {0 Q' x1 o9 \9 l6 x         reg oRequest;
         reg oVGA_SYNC;
6 n' |( F4 I& I! R) W         reg [7:0] oVGA_R;
    reg [7:0] oVGA_G;
- Q7 z! r! _! Q& n$ X: D    reg [7:0] oVGA_B;
3 P$ v1 K. ^1 L         
         parameter LENGHT = 1024;
         parameter CNT_SIZE = clogb2(LENGHT);
, r2 `# d+ L3 z( M         
         `include "VGA_Param.h"
- P0 `" c( T; Z$ V( d         
, Q! g: x, T8 B4 I         reg [CNT_SIZE - 1:0] h_cnt,v_cnt;
1 o! ]9 }% ]% z
! P5 a: \* B+ _! ralways @(posedge clk)
+ t* S2 p3 B4 `' w( c1 \begin
  if (rst) begin
   oVGA_R <= 8'd0;
' U, Y+ u) ^7 Q% Q: e   oVGA_G <= 8'd0;
   oVGA_B <= 8'd0;
6 ^# Q) s4 q1 I" r8 Y  end
  else if(h_cnt>=(X_START-1) && h_cnt<(X_START+H_SYNC_ACT-1) && v_cnt>=Y_START && v_cnt<Y_START+V_SYNC_ACT) begin
   oVGA_R <= R_in;
   oVGA_G <= G_in;
# |0 L+ S1 O- i   oVGA_B <= B_in;
  end
: f. O$ s& ~1 ]4 l6 o+ F  else begin
   oVGA_R <= 8'd0;
   oVGA_G <= 8'd0;
   oVGA_B <= 8'd0;
  end
7 K0 Y  R* {: P3 hend
  U8 c" o% f6 J: e" a7 ~2 Z: K
assign oVGA_R = (h_cnt>=X_START && h_cnt<X_START+H_SYNC_ACT && v_cnt>=Y_START && v_cnt<Y_START+V_SYNC_ACT) ? R_in : 10'd0;
1 {/ X: r2 O: R2 Q7 iassign oVGA_G = (h_cnt>=X_START && h_cnt<X_START+H_SYNC_ACT && v_cnt>=Y_START && v_cnt<Y_START+V_SYNC_ACT) ? G_in : 10'd0;
assign oVGA_B = (h_cnt>=X_START && h_cnt<X_START+H_SYNC_ACT && v_cnt>=Y_START && v_cnt<Y_START+V_SYNC_ACT) ? B_in : 10'd0;
assign oVGA_CLOCK = ~ clk;

chchtono

ODDR2 #(
      .DDR_ALIGNMENT("NONE"), // Sets output alignment to "NONE", "C0" or "C1"
      .INIT(1'b0),    // Sets initial state of the Q output to 1'b0 or 1'b1
. K# W! Z- Y6 K- r      .SRTYPE("SYNC") // Specifies "SYNC" or "ASYNC" set/reset
   ) ODDR2_inst (
& A' _0 c( V$ m9 X: F( {4 D. {      .Q(oVGA_CLOCK), // 1-bit DDR output data
% W5 }+ `+ m6 D5 M; F# n      .C0(clk),  // 1-bit clock input
      .C1(~clk), // 1-bit clock input
; e' E6 T7 T3 e8 k. O; J5 w7 f      .CE(1'b1), // 1-bit clock enable input
; c5 l' Z3 Z+ G- u% G) d      .D0(1'b0), // 1-bit data input (associated with C0)
9 d* J& _* L( Y" M      .D1(1'b1), // 1-bit data input (associated with C1)
      .R(1'b0),  // 1-bit reset input
      .S(1'b0)   // 1-bit set input
   );
3 H' m# ]4 f7 e& X  b% T       
0 d  r$ ~: |3 |2 c& J8 Ualways @(posedge clk)
7 W0 N, }4 a3 d9 d* g  _begin
! _- F+ v% T+ s* X7 F5 I$ l- q  oVGA_SYNC <= oRequest;
end       

8 }9 ]5 q+ w- {: d6 Y' Xalways @(posedge clk)
; T8 V, U' k. w2 M8 ^- n1 nbegin
  if (rst)
   oRequest <= 1'b0;
0 m1 G( |8 |, S6 y  else begin
3 y5 L% v  M7 \    if (h_cnt >= (X_START-2) && h_cnt< (X_START+H_SYNC_ACT-2) && v_cnt>=Y_START && v_cnt<(Y_START+V_SYNC_ACT))
          oRequest <= 1'b1;
, @+ S1 w7 I  E$ i         else
          oRequest <= 1'b0;
  end
end
% [- ]. H  ?. ^2 w, g         
//        H_Sync Generator, Ref. 25.175 MHz Clock
always @(posedge clk)
begin
, r& `8 U; t( N/ ^, g6 [  if (rst) begin
    h_cnt <= 12'd0;
4 c7 _( ?: F: ^         oVGA_H_SYNC <= 1'b0;
  t! E; R: m3 o! r! p! I  end
! A# T$ X: n7 A# P+ j  else begin
, I) h* T) Y+ k* D; V   //        H_Sync Counter
  I3 |2 \5 T( {$ `   if (h_cnt < (H_SYNC_TOTAL-1) )
; q& A) Z0 E& f+ H          h_cnt <= h_cnt + 12'd1;
   else
     h_cnt <= 12'd0;
          
1 L" D- s0 B8 Q( ^% e( `6 F        //        H_Sync Generator
        if( h_cnt < H_SYNC_CYC )
' B- e4 Q* a( l9 E9 S: @0 x% d          oVGA_H_SYNC        <=        0;
' b, w* ^9 {9 a+ s+ U" }( @5 L        else
          oVGA_H_SYNC        <=        1;
  end
# r' O+ b' y4 F- b: Mend

- G4 }3 {  n/ X1 m8 Y7 V1 ~always @(posedge clk)
begin
  if (rst) begin
( t7 j  I) a- N+ e! U   v_cnt <= 12'd0;
7 M7 j; G- c. ]9 x7 Q   oVGA_V_SYNC <= 1'b0;
  end
  else
2 L, m' t# n# o: U; e    if (h_cnt == 0 )
, `& N, ?4 R8 l; V# `1 D2 q# v# T$ H          begin
7 T* F5 ^$ i# `6 N  N0 y9 j+ M3 o            // V_Sync Counter
9 g/ E: r. n8 f; `* M2 ~            if (v_cnt < (V_SYNC_TOTAL-1))
3 n& g: E! |. T  g7 @: Y                  v_cnt <= v_cnt + 12'd1;
+ N! q8 e( n6 H- \8 n1 L                 else
( B; q6 e( V9 r- S+ p( O% `$ N  D- i                  v_cnt <= 12'd0;
                 //        V_Sync Generator
                 if (v_cnt < V_SYNC_CYC)
                  oVGA_V_SYNC <= 1'b0;
                 else
                  oVGA_V_SYNC <= 1'b1;
* d0 j3 U' d; o          end
end
1 ?: b* [  ?8 ?; N6 a1 W4 L
8 Z1 s) f* ^+ J: C7 T6 l: k
) c0 d7 v0 w, s) L4 o6 o; mendmodule

chchtono

請問有人知道該怎麼修正嗎? 畫面異常狀況為資料扭掉，垂直信號異常。

spring69393

你的code應該不完整吧，很多參數我找不到你給的值？
8 `9 q6 ~* z* B: H7 ]5 x
你先確認一下面板跑的clk 、bp 、 面板的h跟v 有沒有設錯，
% I4 {% R5 l# v- R9 b以及是數位或是類比的，在去驗證code吧。

chchtono

原帖由 spring69393 於 2009-6-18 12:24 AM 發表
你的code應該不完整吧，很多參數我找不到你給的值？
1 `* X$ g5 F7 x. d3 H3 G0 F: l
! Y6 t7 N, M* t% m7 M7 }你先確認一下面板跑的clk 、bp 、 面板的h跟v 有沒有設錯，
* S" L3 {# {- `! y# @以及是數位或是類比的，在去驗證code吧。

, S+ I0 P% W1 e; _+ B; C: P8 M' e
3 o: U& C8 X2 `PixelClock.H.V送出來是對的, BP不曉得你指的是什麼?
/ j' X% x5 h; D9 v, c& p& \7 \" j3 i) m0 q我是直接輸出為VGA, H.V.RGB, 送到monitor使用
/ _, b; K/ t5 Q8 J5 w. t% ?9 n不是直接送給面板囉!! ^^

chchtono

再講一下自己手邊版子的架構好了
VGA輸出是FPGA->ADV7125，透過7125去做轉換
3 P* j  j6 [8 ]/ S6 C現在用此份Verliog code已經實驗出640x480 60hz
但是調成800x600 60hz出問題
* ^+ q( f5 Y; Y" x; m測量H.V and PixelClock為正確數值了
6 ~8 N/ o$ d( h6 _  l不曉得那邊有問題,有人可以提點嗎?

huanyu

假設你的VGA verilog core設定沒有問題
你 VGA memory 有設夠嗎? 你最少要需要800*600*3 memory size
5 B9 A: y# B% G
你說畫面出問題.是否可以解說一下

chchtono

原帖由 huanyu 於 2009-6-23 10:24 AM 發表
; }' F% J* |$ r& t  V假設你的VGA verilog core設定沒有問題
; t% r" L. L8 S  y4 Z) L你 VGA memory 有設夠嗎? 你最少要需要800*600*3 memory size
0 ?* _2 A7 M' ]  f5 h8 g+ p  u
你說畫面出問題.是否可以解說一下

. c* N. |* E# Q1. VGA memory -> 請問該去哪裡確定大小呢? (這個真的就不清楚了!)
2. 畫面出問題為影像偏移以及畫面會有橫向條紋覆蓋在正確的圖向上，
# m4 o) o2 P+ ]5 P% s" z   而且偶爾會有影像被切割成好幾塊被換位置的現象

huanyu

說真的我也不知道這要在哪設 因為我沒有用過你的core
我只用過xps_tft 而且是在edk內

; w* v# D# ?. K1 G: y6 Q這樣聽起來像是你vga memory size 大小設錯了
: g/ {& y' L4 `/ j0 H8 n: N我之前在edk內設錯時也有類似的狀況.
可是我不知道你的情況是不是跟我一樣
* r* I+ y1 ]- H" z" ^$ {8 r
( V& `" Z/ O! k& ^: E剛剛看了一下你的core
設定值應該都在 VGA_Param.h 內
2 L$ A8 x. J3 V  o) c5 Z: iinclude "VGA_Param.h"

[ 本帖最後由 huanyu 於 2009-6-23 10:32 PM 編輯 ]

chchtono

原帖由 huanyu 於 2009-6-23 10:23 PM 發表
7 n" U0 t6 f) Z% q& V& a4 g4 C! U說真的我也不知道這要在哪設 因為我沒有用過你的core
* @, n! L: Z- v; r8 b我只用過xps_tft 而且是在edk內
' a% X  y2 k7 l' Q) y& @2 t
  n) ^0 Q" a4 B這樣聽起來像是你vga memory size 大小設錯了
' P* \+ p. b4 L2 T我之前在edk內設錯時也有類似的狀況.
+ P0 x+ {+ l; {. f) A. z可是我不知道你的情況是不是跟我一樣
* i0 g0 [' A) s! j& H8 x ...

: z* K. ^" v  v) F* o/ c
: o- m! e3 Z1 e5 t$ F3 f//800x600
6 Y0 I& x) Q  l( R/ Hparameter        H_SYNC_CYC        =        128;
$ g* q( a3 y1 H" Y5 ?$ A" ~parameter        H_SYNC_BACK        =        88;
parameter        H_SYNC_ACT        =        800;        //        800
% w4 R: _6 S/ |6 U( Y" L; Qparameter        H_SYNC_FRONT=        40;
5 a0 k& z" `; x, Gparameter        H_SYNC_TOTAL=        1056;
//        Virtical Parameter                ( Line )
parameter        V_SYNC_CYC        =        4;
parameter        V_SYNC_BACK        =        21;
parameter        V_SYNC_ACT        =        600;        //        600
parameter        V_SYNC_FRONT=        3;
parameter        V_SYNC_TOTAL=        628;
( s$ t" f. |1 v# q) y  f" z//        Start Offset
parameter        X_START                =        H_SYNC_CYC+H_SYNC_BACK;
; q. x/ @9 N$ j( i/ vparameter        Y_START                =        V_SYNC_CYC+V_SYNC_BACK;
  @0 ?0 w' ]/ e# u- P
以上這些參數應該都有設定對，我是follow vesa standard作設定
不過我沒有使用xps_tft來作，我使用的是代理商建議的IP，比較省資源
不曉得有沒有做過非xps_tft ip?

spring69393

clk 跑多少也是規格書訂的嗎，不同的面板跑的clk速度也不一樣哦，monitor的話是不確定，
3 G/ ^( n' v, ^1 W不過可以查查看。

chchtono

原帖由 spring69393 於 2009-6-27 07:10 PM 發表
clk 跑多少也是規格書訂的嗎，不同的面板跑的clk速度也不一樣哦，monitor的話是不確定，
不過可以查查看。

- H- j3 l, v/ {0 Y% I' @# l# q& A預估應該不是參數設定錯誤，而是IP有問題吧?
不曉得該從哪裡看起了！對IP還不是那麼熟悉！

chchtono

有沒有人可推薦一下？哪裡有這種DEMO IP可以看呢?
9 D2 Q/ O* ?8 k* A想要自己修改看看，希望有人可以提供啊！
) H! M% Q; B7 B1 b* c( w2 W感恩

yuming

原帖由 chchtono 於 2009-6-18 11:54 AM 發表
9 @; H4 m0 l9 T再講一下自己手邊版子的架構好了
VGA輸出是FPGA->ADV7125，透過7125去做轉換
% J( h+ Z* T  n% _% z現在用此份Verliog code已經實驗出640x480 60hz
但是調成800x600 60hz出問題
測量H.V and PixelClock為正確數值了
3 e# o+ J3 C* H! ?' Z/ |: n% S( G不曉得那邊有問題 ...

' D, H3 ~4 D7 z+ b0 P2 ]6 V7 j
" }6 v3 K: G+ ^3 N請問你量測 800x600 下的 H.V and PixelClock 數值分別是多少 ?

chchtono

原帖由 yuming 於 2009-7-11 10:51 AM 發表
請問你量測 800x600 下的 H.V and PixelClock 數值分別是多少 ?

& U* Y( m/ K  u8 e  ?3 q" w8 k, T3 d
嗯!
H:38KHz
* |; F) b% k# xV:60Hz
8 R( `# e4 y# v2 ]( ^PixelClock:40Mhz

yuming

原帖由 chchtono 於 2009-6-23 08:20 PM 發表
( T* ]1 x/ a- o, u5 q
- ]2 n: Z+ y+ W7 d- Y
2. 畫面出問題為影像偏移以及畫面會有橫向條紋覆蓋在正確的圖向上，
7 N' B. z$ g: V+ T   而且偶爾會有影像被切割成好幾塊被換位置的現象

4 J+ o& z2 f8 [. @
我想 800*600 timing 應該沒問題 , 會不會問題在 VGA XY座標和顯示記憶體的對映上?

chchtono

原帖由 yuming 於 2009-7-16 09:22 PM 發表
3 D2 ]$ w2 H9 Y7 v3 W1 y我想 800*600 timing 應該沒問題 , 會不會問題在 VGA XY座標和顯示記憶體的對映上?

$ d( y2 N8 y, i+ D
" q9 Y; v3 z6 }- ^0 Q7 W請問該從哪裡查起呢?不太確定記憶體對應該怎麼查啊
可以指導一下嗎?感恩