請教Verliog問題 (VGA)

chchtono

請問一下，有人可以幫我看看Verliog問題出在哪嗎? 畫面異常啊!!
8 B; o" Z! B' l
; p; q8 w- T" C1 n# Rmodule vga_ctrl(clk, rst, R_in, G_in, B_in, oRequest, oVGA_H_SYNC, oVGA_V_SYNC, oVGA_SYNC, oVGA_BLANK, oVGA_CLOCK, oVGA_R, oVGA_G, oVGA_B);
    input clk;
    input rst;
    input [7:0] R_in;
    input [7:0] G_in;
- u0 c; M. G; L8 K" I6 d5 s( j    input [7:0] B_in;
1 q( k# n7 s0 W. D4 N    output oRequest;
) T+ |# c- I# B8 ^) `/ r) s4 L    output oVGA_H_SYNC;
' [4 \, @/ A: Z) e  k6 C! s8 U    output oVGA_V_SYNC;
    output oVGA_SYNC;
4 m& s; g# e9 q$ H" t    output oVGA_BLANK;
    output oVGA_CLOCK;
    output [7:0] oVGA_R;
* \) P) L. Q- t  D    output [7:0] oVGA_G;
    output [7:0] oVGA_B;
         
         reg oVGA_H_SYNC,oVGA_V_SYNC;
8 d2 Y+ ]# o1 w0 \) L  O' |  _         reg oRequest;
         reg oVGA_SYNC;
6 B9 u7 Z. ]5 G         reg [7:0] oVGA_R;
    reg [7:0] oVGA_G;
    reg [7:0] oVGA_B;
         
' ^7 B4 b' L, I1 e  e         parameter LENGHT = 1024;
         parameter CNT_SIZE = clogb2(LENGHT);
         
: r9 L8 P; z7 B- _. W" y         `include "VGA_Param.h"
         
2 n* \/ K! a7 m2 t% x4 Y3 c         reg [CNT_SIZE - 1:0] h_cnt,v_cnt;
+ L. R2 X9 ]1 y/ _6 K5 P9 \1 K& _
8 C) b5 r. Z/ x4 dalways @(posedge clk)
begin
$ Q9 M6 Z8 L+ x  if (rst) begin
   oVGA_R <= 8'd0;
2 {% a' @5 _# g6 N% C, s   oVGA_G <= 8'd0;
! U* D; o/ d$ q4 X   oVGA_B <= 8'd0;
  end
4 h$ Q. e/ U5 o. Y' ~  else if(h_cnt>=(X_START-1) && h_cnt<(X_START+H_SYNC_ACT-1) && v_cnt>=Y_START && v_cnt<Y_START+V_SYNC_ACT) begin
   oVGA_R <= R_in;
   oVGA_G <= G_in;
% X* g9 l  `; }+ X7 K   oVGA_B <= B_in;
  end
  else begin
   oVGA_R <= 8'd0;
  a6 `' y7 p* |4 h5 v# u- t! O0 W0 n( ?3 }   oVGA_G <= 8'd0;
3 X. ~# F, p4 r/ x% ]7 f   oVGA_B <= 8'd0;
  end
# V! N, {; g1 J0 Hend

1 t( i0 m# i. O+ u, aassign oVGA_R = (h_cnt>=X_START && h_cnt<X_START+H_SYNC_ACT && v_cnt>=Y_START && v_cnt<Y_START+V_SYNC_ACT) ? R_in : 10'd0;
assign oVGA_G = (h_cnt>=X_START && h_cnt<X_START+H_SYNC_ACT && v_cnt>=Y_START && v_cnt<Y_START+V_SYNC_ACT) ? G_in : 10'd0;
assign oVGA_B = (h_cnt>=X_START && h_cnt<X_START+H_SYNC_ACT && v_cnt>=Y_START && v_cnt<Y_START+V_SYNC_ACT) ? B_in : 10'd0;
0 F, I: D+ S: a: g1 x; L9 sassign oVGA_CLOCK = ~ clk;

chchtono

ODDR2 #(
      .DDR_ALIGNMENT("NONE"), // Sets output alignment to "NONE", "C0" or "C1"
      .INIT(1'b0),    // Sets initial state of the Q output to 1'b0 or 1'b1
/ c4 f7 _* W- q5 C0 t) F      .SRTYPE("SYNC") // Specifies "SYNC" or "ASYNC" set/reset
   ) ODDR2_inst (
$ s4 s! g- T* V9 ~9 V% z      .Q(oVGA_CLOCK), // 1-bit DDR output data
8 \) E. q( f/ o! v" u      .C0(clk),  // 1-bit clock input
      .C1(~clk), // 1-bit clock input
" ]0 U# S: ^" r, h  `' Z3 @& O; S      .CE(1'b1), // 1-bit clock enable input
* B& g2 P- W/ D& @+ c  o      .D0(1'b0), // 1-bit data input (associated with C0)
7 c; d5 r' e7 O+ ~' q2 x; S      .D1(1'b1), // 1-bit data input (associated with C1)
      .R(1'b0),  // 1-bit reset input
      .S(1'b0)   // 1-bit set input
; ?- ~2 b# M, ~) x# S" @6 H   );
       
always @(posedge clk)
begin
  oVGA_SYNC <= oRequest;
! s$ |" K& l1 a0 Rend       
) X1 Z7 A) e4 e) _: Z3 \" E% T) Q
always @(posedge clk)
) A, ^- F: S, n, W7 T4 Hbegin
" Z) {- w( @/ Q2 M# K: X  if (rst)
6 k# V: K0 {8 a. q   oRequest <= 1'b0;
  else begin
    if (h_cnt >= (X_START-2) && h_cnt< (X_START+H_SYNC_ACT-2) && v_cnt>=Y_START && v_cnt<(Y_START+V_SYNC_ACT))
8 W6 A  K6 S+ W) p9 a+ N' g          oRequest <= 1'b1;
         else
          oRequest <= 1'b0;
  end
7 @& k, O% l/ Zend
         
//        H_Sync Generator, Ref. 25.175 MHz Clock
; K- Y- K5 {+ k7 ^! balways @(posedge clk)
* }7 V5 [7 \) \9 ~% j! @- Fbegin
  if (rst) begin
, J* [4 u$ [8 k. W: ]    h_cnt <= 12'd0;
         oVGA_H_SYNC <= 1'b0;
/ R: }& K: D, }! c% N( r  end
  else begin
  H! P  ]0 p% F/ N$ p   //        H_Sync Counter
   if (h_cnt < (H_SYNC_TOTAL-1) )
( ]6 r  O0 t2 x& A5 |' ~          h_cnt <= h_cnt + 12'd1;
* z- P0 G5 x1 `7 a+ e; ]   else
% {6 W( o. F0 Y3 H9 q: V; ]0 w     h_cnt <= 12'd0;
7 p4 K" H) j' c* f( b          
        //        H_Sync Generator
& l$ G: E# o2 K" T8 X' I1 x' D        if( h_cnt < H_SYNC_CYC )
4 `: z. ~: V% y7 P$ O          oVGA_H_SYNC        <=        0;
        else
          oVGA_H_SYNC        <=        1;
  end
end

& {* s) p6 }- V, V: |: Yalways @(posedge clk)
% E, E% l/ J7 N: ybegin
' \$ i( |% {2 U7 K. P  if (rst) begin
   v_cnt <= 12'd0;
   oVGA_V_SYNC <= 1'b0;
  end
  else
    if (h_cnt == 0 )
          begin
8 o5 ?' a& h2 q9 `, m            // V_Sync Counter
            if (v_cnt < (V_SYNC_TOTAL-1))
. b( g/ [% x$ H9 |* n% n                  v_cnt <= v_cnt + 12'd1;
                 else
                  v_cnt <= 12'd0;
. M) _8 p( y, O) M2 ~) D. h                 //        V_Sync Generator
' c( j+ N: [4 ?; k  T                 if (v_cnt < V_SYNC_CYC)
                  oVGA_V_SYNC <= 1'b0;
7 f: v: U2 U% R3 J0 x                 else
                  oVGA_V_SYNC <= 1'b1;
0 J: f7 E0 V) e5 P/ \& e- d          end
6 U6 E+ _) C0 lend
, ~& N% `4 q  X) `/ F/ S

4 D8 B& D, r- l" Z5 Yendmodule

chchtono

請問有人知道該怎麼修正嗎? 畫面異常狀況為資料扭掉，垂直信號異常。

spring69393

你的code應該不完整吧，很多參數我找不到你給的值？

" u" P# a3 Z% l  W; U  X3 Y你先確認一下面板跑的clk 、bp 、 面板的h跟v 有沒有設錯，
3 z2 H3 S4 \! D' m% w: }以及是數位或是類比的，在去驗證code吧。

chchtono

原帖由 spring69393 於 2009-6-18 12:24 AM 發表
+ v' u  T  q/ q8 k你的code應該不完整吧，很多參數我找不到你給的值？
1 V! H- Y/ Y, Q+ S$ J
5 M$ L- X5 t- S你先確認一下面板跑的clk 、bp 、 面板的h跟v 有沒有設錯，
1 Y( B( }7 x+ ^! C3 a% w) t以及是數位或是類比的，在去驗證code吧。

PixelClock.H.V送出來是對的, BP不曉得你指的是什麼?
我是直接輸出為VGA, H.V.RGB, 送到monitor使用
不是直接送給面板囉!! ^^

chchtono

再講一下自己手邊版子的架構好了
! l7 w) h1 p8 \  ^, h0 }VGA輸出是FPGA->ADV7125，透過7125去做轉換
現在用此份Verliog code已經實驗出640x480 60hz
* v# Q, w" n2 s& Y+ A8 a但是調成800x600 60hz出問題
測量H.V and PixelClock為正確數值了
不曉得那邊有問題,有人可以提點嗎?

huanyu

假設你的VGA verilog core設定沒有問題
你 VGA memory 有設夠嗎? 你最少要需要800*600*3 memory size
) ]; @4 {! {% l$ ]0 A6 S, ?
你說畫面出問題.是否可以解說一下

chchtono

原帖由 huanyu 於 2009-6-23 10:24 AM 發表
. {1 }8 G( ?) M8 d9 l假設你的VGA verilog core設定沒有問題
3 }9 t" e1 D9 \6 ]你 VGA memory 有設夠嗎? 你最少要需要800*600*3 memory size
; R) g# k- p0 _9 z- m$ p/ @  \
你說畫面出問題.是否可以解說一下

- a; R# E9 j( L$ ]4 J3 w; {
1. VGA memory -> 請問該去哪裡確定大小呢? (這個真的就不清楚了!)
! A5 A' @; Z# R5 S4 n: G1 Y2. 畫面出問題為影像偏移以及畫面會有橫向條紋覆蓋在正確的圖向上，
5 n3 m( f9 {7 l   而且偶爾會有影像被切割成好幾塊被換位置的現象

huanyu

說真的我也不知道這要在哪設 因為我沒有用過你的core
: k* n' T5 k. t- p1 F3 y. v我只用過xps_tft 而且是在edk內
6 n0 z8 \1 V$ t- B; L1 {9 p6 t
這樣聽起來像是你vga memory size 大小設錯了
我之前在edk內設錯時也有類似的狀況.
可是我不知道你的情況是不是跟我一樣
, [: ?2 o$ c7 G+ K
剛剛看了一下你的core
2 Q4 d) n1 y; B, q6 }  u設定值應該都在 VGA_Param.h 內
6 v% c& U- M7 ?1 V* M8 _7 e, e) t9 `include "VGA_Param.h"

+ j2 k- s7 T/ U[ 本帖最後由 huanyu 於 2009-6-23 10:32 PM 編輯 ]

chchtono

原帖由 huanyu 於 2009-6-23 10:23 PM 發表
說真的我也不知道這要在哪設 因為我沒有用過你的core
/ o: J, R" W  F  @: ]我只用過xps_tft 而且是在edk內

這樣聽起來像是你vga memory size 大小設錯了
1 n/ s( s! ?& r, Z6 E0 f9 f我之前在edk內設錯時也有類似的狀況.
- Y. T9 V5 R; I0 A6 H2 n4 N4 d可是我不知道你的情況是不是跟我一樣
...

( u  t, T* W2 \# {. v0 U//800x600
2 e5 M# H$ c8 Mparameter        H_SYNC_CYC        =        128;
5 S- y" M$ ~- E5 {) P- K- rparameter        H_SYNC_BACK        =        88;
parameter        H_SYNC_ACT        =        800;        //        800
5 x  a4 }4 m; X' e  y1 s7 m5 ]parameter        H_SYNC_FRONT=        40;
$ x+ A% o3 o* J' D  Hparameter        H_SYNC_TOTAL=        1056;
//        Virtical Parameter                ( Line )
% H7 Z$ z% N5 t, @3 |! n2 c$ E; j9 {parameter        V_SYNC_CYC        =        4;
parameter        V_SYNC_BACK        =        21;
( L3 z5 q. K7 Dparameter        V_SYNC_ACT        =        600;        //        600
parameter        V_SYNC_FRONT=        3;
parameter        V_SYNC_TOTAL=        628;
//        Start Offset
parameter        X_START                =        H_SYNC_CYC+H_SYNC_BACK;
4 T6 \4 U. a7 ^  Dparameter        Y_START                =        V_SYNC_CYC+V_SYNC_BACK;

) ^$ K6 B0 X; }1 P/ c以上這些參數應該都有設定對，我是follow vesa standard作設定
5 u7 H! E1 ]+ j' H) q不過我沒有使用xps_tft來作，我使用的是代理商建議的IP，比較省資源
不曉得有沒有做過非xps_tft ip?

spring69393

clk 跑多少也是規格書訂的嗎，不同的面板跑的clk速度也不一樣哦，monitor的話是不確定，
不過可以查查看。

chchtono

原帖由 spring69393 於 2009-6-27 07:10 PM 發表
clk 跑多少也是規格書訂的嗎，不同的面板跑的clk速度也不一樣哦，monitor的話是不確定，
. h; m, S. |+ A& Y: ^* I不過可以查查看。

9 `5 h! `& Y8 _2 k: y預估應該不是參數設定錯誤，而是IP有問題吧?
不曉得該從哪裡看起了！對IP還不是那麼熟悉！

chchtono

有沒有人可推薦一下？哪裡有這種DEMO IP可以看呢?
想要自己修改看看，希望有人可以提供啊！
% a' ?  l( ]0 P( l感恩

yuming

原帖由 chchtono 於 2009-6-18 11:54 AM 發表
- K8 t* U# ^6 O8 S# Y' K' F* ]  b# D再講一下自己手邊版子的架構好了
VGA輸出是FPGA->ADV7125，透過7125去做轉換
現在用此份Verliog code已經實驗出640x480 60hz
但是調成800x600 60hz出問題
測量H.V and PixelClock為正確數值了
* {3 G3 p: N' \& O5 h; F; Z不曉得那邊有問題 ...

請問你量測 800x600 下的 H.V and PixelClock 數值分別是多少 ?

chchtono

原帖由 yuming 於 2009-7-11 10:51 AM 發表
, {- Q+ x5 W8 i6 z; s2 [請問你量測 800x600 下的 H.V and PixelClock 數值分別是多少 ?

; n4 p2 C; w3 R$ Y
7 g4 A+ k0 F/ \- G8 ^! T嗯!
H:38KHz
% `, C; Y6 p. m2 y- NV:60Hz
6 Q& [% N$ _- `+ S# z) JPixelClock:40Mhz

yuming

原帖由 chchtono 於 2009-6-23 08:20 PM 發表

1 H" V6 u1 H& V# e6 q# X# ?' w
2. 畫面出問題為影像偏移以及畫面會有橫向條紋覆蓋在正確的圖向上，
   而且偶爾會有影像被切割成好幾塊被換位置的現象

" o, G6 k  W# k/ D/ h6 r$ B' h我想 800*600 timing 應該沒問題 , 會不會問題在 VGA XY座標和顯示記憶體的對映上?

chchtono

原帖由 yuming 於 2009-7-16 09:22 PM 發表
$ B1 s9 F7 \6 I! a# O$ @- `我想 800*600 timing 應該沒問題 , 會不會問題在 VGA XY座標和顯示記憶體的對映上?

, L+ n  U8 O. M/ w; d
請問該從哪裡查起呢?不太確定記憶體對應該怎麼查啊
可以指導一下嗎?感恩