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像是自己在設計電路
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然後趕在CIC下限前# a% O) t) I9 Y6 C1 D
- ~- ] V1 [) o1 {拼命的LAYOUT' v3 G+ b: w2 |# i Z, b9 E
+ Z3 @7 s4 e c i
有時候,老師說要改規格6 l z$ Q, B7 W7 [, p! U* Z0 j! D
, L# r1 l0 z) u2 c& u9 F或是其他人說你的LAYOUT要考量一堆要件時
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9 P) _5 j; l7 t* M' I% U/ D3 a那時候真的很吐血啊∼!∼!' {! S2 j- ?. u- e6 W
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像我個人就覺得LAYOUT真的相當的累人
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尤其是再跑LVS的時候
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除錯debug真的是要人命啊∼!! |
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