請問電壓比較器

bernie820

請問有關電壓比較器的問題

/ i* m: l* q/ z1 d* M9 w是否兩輸入端皆可為非固定的電壓
' _* r. ]: M# u; Q3 W9 |
看很多設計都是一端接dc的vref做判斷

6 A5 T" F2 L: D6 f9 P但現在我的輸入端為兩個都會改變的電壓~

0 h# x: u5 `3 v  P# c4 `) e; X# z! |那請問這樣要怎麼設計?~謝謝~
% z; L! X0 \7 }
我要拿這兩個電壓做比較~
: D) y, K" l$ _. i, }+ X( `  [; t  F一個電壓是由輸入端輸入，另一個是由輸出端拉回來和輸入端做比較
所以我的兩輸入判斷電壓是不固定的，
' B! W" `2 H  a# ?6 `% f7 ]: v只要輸出>輸入結果會為high
) ^. a4 M: x+ a* }/ D/ z然而輸出<輸入結果為會low
不知道這樣行不行設計?
) b" U9 W) V7 G, I" ^
9 O( Q" ^5 \' b+ S  Q' A  s( l但考慮到另一個問題，那兩個相等的時後是否也可為low
但是兩個要相等好像也很困難吼!

jackrabbit

您的作法很矛盾....
5 }. `2 Q! R. a) Y, E; R2 q5 ]( S- q比較器是把OP用在開迴路狀態
你直接把兩個想比較的電壓輸入OP的兩個input, output端自然會有H/L
至於誰比誰大是發High, 取決於你選的input 極性
6 L( Y/ D( a& b而且通常會有一個遲滯範圍, 來避免false trigger~
; a. a5 t% Q7 W) I4 m' E
把輸出端拉回到input是迴授系統(feedback)
負迴授是一般所謂的OP, 最常用在voltage regulation
+ G! b6 U5 V" m" g8 S" h/ E8 f' G- B你看到的input 一端給vref 另一端拉output回來就是!!
+ u; X, A) Z* h: \: C# e6 P3 V9 O正迴授要不是output拉到always high or always low, 不然就有可能起振~
& t) T& j9 f/ Z$ X3 C
如果看不懂我在說什麼, 可能要先翻翻教科書~~
Baker那本有一張專門在講comparator design, 可以參考一下!!

bernie820

您的作法很矛盾....
比較器是把OP用在開迴路狀態
; Y) v; L9 @5 }  ?# v你直接把兩個想比較的電壓輸入OP的兩個input, output端自 ...
jackrabbit 發表於 2011-1-6 05:02 PM

* X; f: f" X0 y+ W
+ \# H9 j! `. e+ @6 [
    嗯!您誤會我意思了~抱歉是我說的不清楚!
我輸出拉回來的不是op那一電路拉回來比較(我知道那是隨偶器)
: W9 K$ |4 P$ R" A2 _5 E! P而是最後一級輸出端會拉回來和比較器輸入電壓做比較
  k# I$ B, k# s. f- y) ?% [! p
4 u% {& K) F7 v但是我現在有一大問題是我想要在兩電壓(類比)相等時(或已經很接近時)
可以有一輸出訊號(不是最後端電路喔)為 0 or vdd的電路設計

sky987

那不就是一般的 latch-type comparator
通常會藉由cross-coupled 的架構來把電壓分開至VDD與GND
2 q' A# e& w# x" a- a8 u
要記得加上reset電路來把讓它重新啟動  不然電壓會一直鎖死在那邊

% i2 q  k/ t) P  ^, j自己搜尋看看囉

yeutay

-----是最後一級輸出端會拉回來和比較器輸入電壓做比較  -----
* w8 F! \7 e% m: {! ]1:如果是,拉回來和比較器+IN輸入電壓做比較  則形成史密特觸發,如果-IN電壓無法大於+IN電壓,則被鎖死(同樓上說法)
* Z* h. F; Q+ e2 N2 q; I2:如果是,拉回來和比較器-IN輸入電壓做比較  則形成正相放大器。若最後一級輸出端會經轉換成其它信號(如峰值保持)就有比較器作用。