請問電壓比較器

bernie820

請問有關電壓比較器的問題

是否兩輸入端皆可為非固定的電壓
& e9 B* e3 \* ]8 d' \
/ {& H  H; ]! t% R( w6 U. @. k看很多設計都是一端接dc的vref做判斷
  C. S* M6 |/ R+ I# U: S
7 O- F5 O" b* A& t  G  |8 J' [但現在我的輸入端為兩個都會改變的電壓~

那請問這樣要怎麼設計?~謝謝~
. A. b6 O/ O+ |  q8 t, D; ^2 V* _8 x
3 f4 j% \; i: y+ R我要拿這兩個電壓做比較~
一個電壓是由輸入端輸入，另一個是由輸出端拉回來和輸入端做比較
所以我的兩輸入判斷電壓是不固定的，
; j) ?$ P$ n! V! U5 Y只要輸出>輸入結果會為high
然而輸出<輸入結果為會low
, Z: n% d, {. w4 F& B) n4 {/ |9 h不知道這樣行不行設計?

& y. F3 c  `+ ]4 Q但考慮到另一個問題，那兩個相等的時後是否也可為low
( u2 }+ i; }. P1 N5 q但是兩個要相等好像也很困難吼!

jackrabbit

您的作法很矛盾....
8 ~! y0 n  j$ E4 ~/ f比較器是把OP用在開迴路狀態
/ B5 `' [7 Z( Y2 Z/ k你直接把兩個想比較的電壓輸入OP的兩個input, output端自然會有H/L
1 v3 c2 V) k* \: |; v至於誰比誰大是發High, 取決於你選的input 極性
而且通常會有一個遲滯範圍, 來避免false trigger~
' x8 K2 ~, P; N* a& i
, T- Z; p5 ]1 f0 N+ C把輸出端拉回到input是迴授系統(feedback)
負迴授是一般所謂的OP, 最常用在voltage regulation
你看到的input 一端給vref 另一端拉output回來就是!!
正迴授要不是output拉到always high or always low, 不然就有可能起振~

+ f2 @6 ^8 h8 t) A如果看不懂我在說什麼, 可能要先翻翻教科書~~
Baker那本有一張專門在講comparator design, 可以參考一下!!

bernie820

您的作法很矛盾....
) _7 L0 k- x1 {! {; P7 j: I比較器是把OP用在開迴路狀態
你直接把兩個想比較的電壓輸入OP的兩個input, output端自 ...
jackrabbit 發表於 2011-1-6 05:02 PM

5 v5 Q* Z1 M6 m! t; }2 G

    嗯!您誤會我意思了~抱歉是我說的不清楚!
) J6 e2 \4 ^1 U  X/ F我輸出拉回來的不是op那一電路拉回來比較(我知道那是隨偶器)
而是最後一級輸出端會拉回來和比較器輸入電壓做比較
+ y: n) R. B8 V9 ?- c+ Y) d9 N
8 j+ a3 V6 J/ q5 r2 R, Y4 E但是我現在有一大問題是我想要在兩電壓(類比)相等時(或已經很接近時)
可以有一輸出訊號(不是最後端電路喔)為 0 or vdd的電路設計

sky987

那不就是一般的 latch-type comparator
3 ^4 G5 o+ }5 _: K8 x2 z' _% n通常會藉由cross-coupled 的架構來把電壓分開至VDD與GND

+ B8 E- K  @7 C9 \1 b* v. v" g要記得加上reset電路來把讓它重新啟動  不然電壓會一直鎖死在那邊
  w: T0 Y2 n, ^( Z, Z3 U- k! }
/ ]# \, E# j* A. p8 K* d自己搜尋看看囉

yeutay

-----是最後一級輸出端會拉回來和比較器輸入電壓做比較  -----
1:如果是,拉回來和比較器+IN輸入電壓做比較  則形成史密特觸發,如果-IN電壓無法大於+IN電壓,則被鎖死(同樓上說法)
2:如果是,拉回來和比較器-IN輸入電壓做比較  則形成正相放大器。若最後一級輸出端會經轉換成其它信號(如峰值保持)就有比較器作用。