請教前輩們有關 Pipeline ADC 的問題

naliga

想要請教前輩們有關 Pipeline ADC 的問題
ADC  每一級為 1.5 bit 的架構做 calibration
9 U( k# l: o$ S9 O; z晶片下線回來量測，就結果來看
8 U3 o# a$ ^4 A3 p2 g" N在某些特定的 stage 會有很大的 offset
造成嚴重的 missing code
% Q4 b9 g8 E& b# V, L( k" o3 f有的 chip 發生在第一級 有的 chip 發生在第三級
4 j6 s: O/ `1 g$ X' b6 M, M- v( e想不透的是，因為有 1.5 bit 的補償
理論上應該可以抵抗約 +/- 150 mv 的 offset
一直找不到可能掛掉的地方
想請前輩們給一些方向及意見，感謝

lchuang

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; w2 S+ {/ t8 J( y, U+ q! N4 Q+ U
% @0 i1 O1 w4 _" A' s有的 chip 發生在第一級 有的 chip 發生在第三級

% P# {( ~& P* C想不透的是，因為有 1.5 bit 的補償

理論上應該可以抵抗約 +/- 150 mv 的 offset
: K4 Z* M$ ?8 r) X1 `; w
==================================================

以上部份原文我個人認為作者你可能搞錯了1.5 bit的offset抵消的觀念了，

8 G1 c% M9 u6 ^+ h所謂的+/- 150mV指的是比較器的offset.....並不是你所謂的OP offset唷~~~~
# D+ [" q; {% V2 y8 |
另外就是一般做Pipeline ADC都會著重在前四級(以12bit、+/-1V輸入電壓)，
4 p; d, R4 n; Q
那麼第一級的OP所產生的error就需要壓在"0.25mV"以下才能達到................

所以你可以先提供一下你的ADC規格，大致才會知道這個ADC的關鍵在哪........

: J' T6 M* C! q0 n至於你所謂的miss code會發生在第幾級......其實以pipeline來說，只要第一級毀掉....

後面的幾級我想都不會好到哪裡去........
; I8 i  G8 u0 ?# b
所以pipeline的第一級OP是最重要的，你可以去檢查一下第一級的error(Pre-sim and Po-sim)~~~
) z$ e3 N8 A+ x  \+ F% N6 X
9 k9 W6 T; g% L5 G5 U) kGood luck

naliga

Dear Ichuang 大大
" o" q% o+ A7 c1 \! u+ d% y( B不好意思，請問您指的 OP 是指 Reside 上的 OP 嗎？
積分器的 OP 我有 check 過 error 穩定時的 error 有小於 1/2 lsb
' o2 r! R; o- J8 m9 N: x所以我才會傾向懷疑是 comparator 的問題

當然，若第一級輸入的訊號有問題，後面的數值都沒有參考意義
6 N4 z8 L7 w/ T7 k# h, N因為不會貼圖，我用文字說明一下我目前的量測結果
ADC 為 10BIT Swing 為 1v Common Voltage = 1.4v
我輸入一個 ramp 得到的結果為
Ideal Code : 1,2,3,4,5.......126,127,128,129......158,159,160.......255,256,257....286,287..
實際輸出       ： 1,2,3,4,5.......126,127,127,127......127,159,160.......255,255,255....255,287..
6 O' M# c( j! ^% ~- b此現象會重覆出現在 127, 255, 383,511,639,767,895 等 level
) X' |' L" _8 u4 {; T因此懷疑是第三級的比較器出問題
8 x( f2 \, w/ U不過每一級的比較器電路和 layout 都相同
若單單發生在某一級又很令我困惑
/ w/ d4 T7 l/ z# C4 w2 h2 k所以想請求大大們給予一些方向找答案，謝謝

lchuang

你的Calibration有沒有bypass功能阿???看起來你的ADC是沒問題的~~~~
2 h/ d. ^. H) u
* w3 o- x) c; I+ Z* L  c建議你先關掉Calibration功能，再看看有沒有missing code~~~
: Y( L: J3 \9 f( w: j; a
你也可以用Digital code反推一下你的輸入電壓，

: U' D3 t3 G: X! s  n' k" X可以先算出輸入電壓是多少會發生，在我的想法我會想到

127===>0001111111
; Y, n6 A$ G4 h0 R; ~
: i+ d% d3 T: s  K& ]/ T2 A255===>0011111111

383===>0101111111

+ {. r5 V1 N8 }2 U8 t& m& Y......etc
1 N; ~5 C# J1 ]' g$ G. Q6 P2 g! F
* l9 K3 M' z, n7 ?5 x* x3 ]$ A" D) b你是前四bit做Calibration嗎????建議你去看一下Calibration.....
% `7 C8 {8 a6 R  h9 C- j
另外你的pre-sim跟post-sim都有含Calibration去模擬嗎????

因為Calibration是屬於數位電路部份，
% Y( ?4 C% f1 w6 Z  h
+ F- A- Z# Z% L+ K' j" ~" b0 l所以你可以透過verilog sim來驗證一下你的數位部份，

但是你要針對ADC部份寫behavior model來驗證會比較快~~~~

% R3 K9 {* P% _Good luck

lchuang

剛剛手算一下，missing code會發生在輸入電壓為：
: H1 u. b# K! O/ a3 {8 N
* C% d. G: L8 i: e' N) R4 S9 A0.125~0.155
1 W) H: W9 c( L) {5 ?
0.25~0.28

% {& f' ]6 u( L4 p3 c0.375~0.405

0.5~0.53

0.625~0.655

: P7 F0 _) V# V) n% L  D3 Z' d: s/ Q0.75~0.78
; ^. J2 p) K/ O9 Z2 P5 X
; W3 C% R+ i+ a( K0.875~0.905
# }4 @# m  Z- B1 K6 c
你先往這方面去跑一下模擬~~~~
( D, v+ D& J) N  V
應該可以還原一些~~~~

billtc1234

似乎是OP 提早飽和掉了,可能是比較器offset太大或residue gain >2 造成.
$ }8 k7 ?: C7 c! [比較器的offset 是隨機的(random distribution) ,即使layout相同,但offset 不可能相同.
可以試著加入Voltage source 進入 ADC 的比較器input 端當offset 模擬看看.