請教前輩們有關 Pipeline ADC 的問題

naliga

想要請教前輩們有關 Pipeline ADC 的問題
6 [1 i/ {2 u4 d4 dADC  每一級為 1.5 bit 的架構做 calibration
晶片下線回來量測，就結果來看
在某些特定的 stage 會有很大的 offset
造成嚴重的 missing code
6 G5 i: u: Z: }( }有的 chip 發生在第一級 有的 chip 發生在第三級
2 m- x5 A. W: M9 e想不透的是，因為有 1.5 bit 的補償
理論上應該可以抵抗約 +/- 150 mv 的 offset
一直找不到可能掛掉的地方
4 r9 ]4 h, Q9 a1 e) m  I想請前輩們給一些方向及意見，感謝

lchuang

==================================================
! B6 J. H0 N8 w$ t1 M8 p% h
有的 chip 發生在第一級 有的 chip 發生在第三級
- z/ m* U  G5 Q
想不透的是，因為有 1.5 bit 的補償

理論上應該可以抵抗約 +/- 150 mv 的 offset

% B& W7 l/ t, ]' B==================================================
' R1 Y  I; W9 G; _
以上部份原文我個人認為作者你可能搞錯了1.5 bit的offset抵消的觀念了，

所謂的+/- 150mV指的是比較器的offset.....並不是你所謂的OP offset唷~~~~

另外就是一般做Pipeline ADC都會著重在前四級(以12bit、+/-1V輸入電壓)，
; P9 X: w, W# G7 r: p/ j8 ]0 J
  s' B1 K1 C3 c: F! O+ I那麼第一級的OP所產生的error就需要壓在"0.25mV"以下才能達到................

* r9 E4 j$ h! B! t  w# P所以你可以先提供一下你的ADC規格，大致才會知道這個ADC的關鍵在哪........

至於你所謂的miss code會發生在第幾級......其實以pipeline來說，只要第一級毀掉....

後面的幾級我想都不會好到哪裡去........

所以pipeline的第一級OP是最重要的，你可以去檢查一下第一級的error(Pre-sim and Po-sim)~~~
0 C  ?. n6 w  f% n
8 C! e6 \4 x5 D! M. l4 T2 BGood luck

naliga

Dear Ichuang 大大
9 z3 \1 j8 ^9 q: B2 K- P& m不好意思，請問您指的 OP 是指 Reside 上的 OP 嗎？
積分器的 OP 我有 check 過 error 穩定時的 error 有小於 1/2 lsb
所以我才會傾向懷疑是 comparator 的問題

當然，若第一級輸入的訊號有問題，後面的數值都沒有參考意義
0 H, |  \1 Q5 f9 `6 W6 s因為不會貼圖，我用文字說明一下我目前的量測結果
ADC 為 10BIT Swing 為 1v Common Voltage = 1.4v
% C! A/ K! |$ k; |- V6 ]我輸入一個 ramp 得到的結果為
Ideal Code : 1,2,3,4,5.......126,127,128,129......158,159,160.......255,256,257....286,287..
4 y2 M. o3 H4 J3 G3 b/ ~實際輸出       ： 1,2,3,4,5.......126,127,127,127......127,159,160.......255,255,255....255,287..
7 X1 `3 `" F% L8 _( d% t此現象會重覆出現在 127, 255, 383,511,639,767,895 等 level
* B( d  x% o4 n9 i8 ]因此懷疑是第三級的比較器出問題
0 L3 N4 f9 G$ T不過每一級的比較器電路和 layout 都相同
) m# d# {; m. @" n" d2 J8 r若單單發生在某一級又很令我困惑
- |! l# W3 U1 ]7 |& E! A6 ?3 w所以想請求大大們給予一些方向找答案，謝謝

lchuang

你的Calibration有沒有bypass功能阿???看起來你的ADC是沒問題的~~~~
4 p. ]7 u# l1 \) m" L
建議你先關掉Calibration功能，再看看有沒有missing code~~~

8 y) A. t1 d7 q3 I/ k3 @9 k你也可以用Digital code反推一下你的輸入電壓，
+ l0 i* I. }) b) D, T- r
可以先算出輸入電壓是多少會發生，在我的想法我會想到

0 D. M3 O* t9 t6 l8 W1 z127===>0001111111
( s5 T1 @2 ^7 H5 b% p
255===>0011111111
; @! G! V# m$ a4 g% i: _
383===>0101111111
$ O7 D% }4 e+ q: w
: |: ?) U; z% Z0 H- Y' D......etc

你是前四bit做Calibration嗎????建議你去看一下Calibration.....

! [1 H2 f2 K0 \2 Y( Z另外你的pre-sim跟post-sim都有含Calibration去模擬嗎????

$ u( ^' H7 G2 R4 }' d7 ^因為Calibration是屬於數位電路部份，
. k. |  K9 r5 _& l
所以你可以透過verilog sim來驗證一下你的數位部份，
- {% H4 c9 m, Z! S
5 E* ^# F3 o& s" K' y9 x但是你要針對ADC部份寫behavior model來驗證會比較快~~~~
& O+ s# d9 I% I  _0 J! f
! W) a6 |0 D/ A3 F/ W6 K+ sGood luck

lchuang

剛剛手算一下，missing code會發生在輸入電壓為：
. X# p. ~. V* E& D3 H" U- U) X% Q
+ b; c9 _" E* g- T0 ]' \0.125~0.155

0.25~0.28

0.375~0.405
# f0 U( z/ e  K7 R: z5 e8 E
0.5~0.53
3 R' K3 H$ w3 F* v5 W" k. \
3 m- i4 @. q1 ]% v9 A6 t0.625~0.655

3 O) l1 s! h3 I7 G0.75~0.78
& m' x2 \8 I5 ~% A
6 S4 ^5 [0 ^2 @5 ~' K0.875~0.905

( {! |2 B# h# A- k/ F你先往這方面去跑一下模擬~~~~

8 ^$ U* _5 ^* |% Z. o& x5 R應該可以還原一些~~~~

billtc1234

似乎是OP 提早飽和掉了,可能是比較器offset太大或residue gain >2 造成.
/ r6 C! N8 U  B0 L# Y比較器的offset 是隨機的(random distribution) ,即使layout相同,但offset 不可能相同.
) e: M0 b+ N# ^可以試著加入Voltage source 進入 ADC 的比較器input 端當offset 模擬看看.