在Layout時最花時間的工作是....

jauylmz

這些問題會隨著 "資歷" 和 "工作分配" 而有所不同，希望各位回答時可以說 小小說明一下。為什麼!!

wlyi0928

我個人的感覺呢...這些工作當然必定隨著資歷和工作分配而有所不同,成正相關的啦!
8 C& ?) W6 K- ~: z- u' l& x7 m每一項都有每一項花時間的地方, 全部加起來就等於, Layout是個很花時間的工作,
4 C5 Q- M8 H4 B5 x6 o- ^, J而我想大家應該都能贊同這一點吧!!
做元件當然花時間, 若是每次畫的製程不同, 那每次我可能都需要去讀design rule去把我要的元件依照rule做出來.
如果很不幸的今天我遇到的是我用一個不同的製程沒做過的元件, 可能我連該元件的組成是什麼都還不清楚,
+ `" @0 h; p: [4 Y那我可能得從根本的地方找起, 例如有哪些layer應該來組成該元件...等等的東西吧...
placement的話呢, 其實跟拉線, 整合, 和溝通都很有關係, 當然這些事情也都很花時間的.
) o* S& p* i2 n5 T- h2 [跟designer溝通, 可能這個是designer想要的, 可是因為某些理由我們不能這麼做;
- U3 s6 k* S) t" C. B/ p1 R在整合的時候才發現這個東西怎麼當初沒想到...所以可能要回去改些什麼的...
在拉線的時候發現...我在排的時候怎麼疏忽掉這個東西以致於拉線很難拉,
或者拉出來的performance不好...等等的事情.
. v' O+ ~+ X7 c& D* `所以老實說, 沒有周詳的計畫過, 真的很難順利的把整個做好,
  c( y6 X1 x" W2 ?8 f; V但是要如何才能做到周詳的計畫呢? 真的很困難耶...
$ N3 Q1 W4 [3 F9 s: A或許DRC已經算是裡面比較好的一項了,
但是LVS有時候的確很令人頭痛!!尤其是power/ground short的情況...@@
最後是改圖...基本上改圖不見得比重新畫容易...
+ O9 J! M; @* Y4 h受到的限制更多, 要花的腦筋更多, 所以要花的時間可能也更多!!
但要是元件尺寸縮小的話, 或許會比較好一點點...不過...看情況吧,
1 l% U6 N  r3 [不是每次都能遇到改小不改大的囉!!

3 c' B1 |4 k/ Q小小淺見, 請路過先進指導!!
感激不盡!!

keeperv

元件 Device creation
/ S* D% a3 |/ g, U" q9 T! @) T& N% T5 R基本上都是叫出來用可以了(如果CAD夠強的話 )，除了少數特殊規格需要手動畫
但是並不會佔用太多時間。
排列 Placement
SUB BLOCK一般都還OK，因為擺法通常都不會有太大的差異
7 }" u! U3 D; W7 m* g2 R* ?拉線 Wiring
0 s; S" J. S, ~( c$ C  ePlacement做的好，拉線就比較輕鬆，除非digital線太多
& y0 H3 L* q& Z( N* A, _$ G6 o% LAPR又不幫忙，時常弄得頭昏眼花
$ l: P* r9 S2 P4 z8 Z- u2 X1 D1 Y) TDRC debug
在layout的時候就應該要避免這樣的問題
LVS debug
* P* p+ ?9 S' h/ H6 V若使用Turbo VLE或新版Laker在佈局中就可以及早發現LVS的問題
9 @2 ^: g! X! n7 U; ^( Y* i/ e當然有時還是會有一些LVS的問題，不過並不會花太多時間
比較有趣的是，有些老手在layout驗證過後，會把hierarchy給炸掉
5 T" _/ l4 ^8 r* ~, r當有一天你要RE-LAYOUT的時候，TOP先來個LVS驗證OK
進去要改電路，結果sub circuit都找不到
  O( ?3 V; ?0 `) M* m整合 Chip Integration
如果整顆CHIP都是自己來那問題比較少，因為自己做的最清楚
一般若是好幾個人一起來，那真的要好好溝通
2 ~# n5 Q/ A( x8 a/ s! s& H: `要是最後兜不起來就慘了:o
溝通 communication
非常重要
改圖 Re-layout
" n- C# ]7 o" w9 X3 WLAYOUT心中永遠的痛
. m9 U8 }3 a: h2 p% Z4 I
8 t" J" M$ e% e8 O以上...報告完畢

jauylmz

Dear 版主大大
1 @4 c/ |  X7 i& f8 H. V6 j
這個調查可以請您幫忙 "置頂" 一下 讓更多人都可以加入這調查。

polymer

各位大大好
: ?- ?5 g( c  H! `. z* L7 [我覺得在Layout時最花時間的工作是....
2 u, h: `0 m  _. A; ~# P+ C: O就如同keeperv大大 , 所列出來的事項 ,
% _9 @- [- }) q+ {幾乎每個環節都很耗時並且耗工...

majorjan

我個人是認為"排列 Placement"這部份是最花時間
而且是一定要花時間去plan每個block
若能排得順, 相對拉線少、拉線距離短、面積使用就少
9 \& Z9 A7 D- J6 t而且和designer之間的溝通更是不能少
0 y& r" R: Z! J4 v0 Q  J$ @designer要的是什麼?、其最初的整體規劃為何?..都得在case開始溝通好
! S% T6 l8 m; r, Y9 b3 v! q不然, 到最後只會變成忙盲茫...

jauylmz

在下的小小看法
      
1. Device Create 已經有很多東西可以加速，如 Mcell or Pcell 所以問題不大，有問題的情況可能是畫 "特殊" 的 Device 不熟才會花時間。

& S+ ]3 G+ e, I1 C0 ?: E  N9 @2. DRC / LVS 只要作的夠久，除錯速度一般都ok ，只是LVS 常常是被 Designer 給的 netlist & schematic mismatch 搞到很不爽。
' Q4 c. @- k$ }' ~- s  V
; V/ x- I+ [) _3.這個改圖的心情，就像是懶床，很想繼續睡，又不得不起床上班!  很想不要改圖，又不能不改。
' P# ^( N% |% z0 i8 J! W2 J
; e5 T& D6 ?( K; _8 S0 M' `- H4. 拉線，目前好像還沒有很特別的改善，沒辨法太自動。------>好累喔
: k* p" \! v9 c- E9 M# I3 }
0 j4 P% c2 b" n4 [" l7 d. O5 o& v5. Placement ，就好像新房子的裝潢一樣要先作好 Floor Plan 再來慢慢排，好的Placement 就像 上面majorjan 說的
; V2 `7 y! v% ]4 R   <<若能排得順, 相對拉線少、拉線距離短、面積使用就少>>
    做不好的話，可能後頭線拉不出來或是不好拉時，說不定因此又要重新再排過一次。
   所以 這真的是要小心。

heavy91

那我這位路過的版主可不可以問一下.....
5 U5 K: F9 @! F4 H+ _. {7 k
6 \  Y9 k+ Q- Y4 n- R2 X那一般而言大家覺得，哪家的產品，你們會覺得在 LAYOUT上的時間最短啊....
3 z' X" f" t# G9 w- B
就只是覺得而已啦....或是時間上最長的也可以...
- P+ {. E# f3 `4 M+ `/ ^! z- s
! P* Y1 ]# f% n4 H% i  F要不要也順便分享一下LAYOUT時候的甘苦談啊~~~~

jauylmz

就目前二大主流來說 看來是要這樣比
Laker L1   V.S   Virtuso L     
7 N, s1 ?" I6 Z7 B; R( `Laker L2,L3   V.S   Virtuso XL   
7 M0 z0 E& _6 E# W1 L9 `Laker DDL   V.S   Virtuso GXL
9 X3 b3 s# Q' s4 S+ R9 }# O+ |" W/ u
才分的出來。因為各有好壞吧
& o; E- M) Q! U. J% N+ Z9 e7 d
2 x6 n/ E/ A! H* u1 z9 u1 Y[ 本帖最後由 jauylmz 於 2007-6-21 05:41 PM 編輯 ]

Oo海闊天空oO

我個人認為是排列最為麻煩....
以 Virtuso 為例子...
排列的位置不但決定面積的大小...
. x( T" b8 m& k" n+ V% ]更會影響到拉線的方便性...
以經驗來講...資歷夠久的人..
- z& D* q9 B" Z! G" ]" ^/ S  s9 K9 R可以在排列的同時就想到接下來拉線的方便性..
若排列已經出來了~~接下來的拉線就不會是多大的問題..
因此個人的意見...就是排列最需要花時間

reincarnate

我覺得一開始在 做DEVICE 跟 placement 可能會比較花時間吧
5 A3 {& j6 q; U3 j5 W8 V$ o6 i
1 C2 M0 Z# Q& g: l. f: T像是一開始在做DEVICE..如果有舊的電路可以參考

甚至可以直接套用 那當然是省事的多

否則 還是一個個去建 感覺滿麻煩的^^"

9 n& E+ G, T$ \) w而 元件排列這方面...

, V: c0 P. ^: w, Z0 q6 y6 P# \  E考慮到 拉線的便利性 面積大小 以及 電路特性等等問題
6 ~: l) [2 |9 m& w, h* E8 ]( T" t2 H
  [6 x$ O4 t$ c2 w要是電路看不多 經驗有點不足
; }# Y0 B- G0 r
在排列元件上 或許會比較花腦筋吧~

lli3793

元件有 pcell, 連綫有 line, 就是劃 well，最讓人頭疼
有沒有什麽好的辦法？

superfool

我是剛入行的新手，還不太了解這些具體的東西
6 R! E; \; S( u5 x希望能跟各位大大多學習學習

yuching67

剛入門時我覺得排列零件是最頭痛的
  ~7 T/ K2 M" r但日積月累後會漸漸順手,之後所遇的問題
會因產品不同lay法也不同,現在的產品變成是
& o6 S) _1 p, y9 C6 s: Y拉線是的的惡夢啦...

skeepy

個人覺得的是排列,從block內的device排列就可以
3 J; y2 a1 Y) h$ M' L3 B看出這個block是扁是瘦,進而要思考對週邊其他block
的影響,也會因此考慮到chip的整合.

bjic

个人觉得在layout最花时间和精力的应该在正式layout之前的准备工作
这些准备工作包括design rule 的学习，充分了解客户的意图。再就是我把placement也放在准备工作当中，很关键的一步
placement对后期layout是否顺利起很大作用，placement根据自己的经验，还要考虑客户改版的问题。
由不到之处请指正

peihsin

我個人覺得溝通及排列是最花腦筋的,
像零件的限制及板材的限制
都會有所影響

stu0804

我認為在layout過程中,比較麻煩的地方是在子電路要組合成大電路時,排列所花的心血是滿多的
,排列的好不好關係到子電路之間的走線,DRC ,LVS ,算是在過程中比較簡單的一環,DRC熟練
design rules 錯誤就不太容易發生,LVS則是接線的問題了

Winters

目前我只是學生，做過的LAYOUT數量也很少。
7 f* s( {3 @- d% l4 \& M所以這只是我個人的看法嚕，我覺得LVS的Debug最難。
因為如果是DRC或許有時候會顯示出錯誤的地方，但是LVS只能慢慢看Report檔
這個對我而言真的是滿辛苦的工作。
不過，找出BUG並且解決這種感覺，真的是爽阿。

a88050015

我覺得最怕的是先前的準備與溝通都達到共識,layout已經好了,最後designer說要重劃那真的是啞口無言!!