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在Layout時最花時間的工作是....

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1#
發表於 2007-5-29 14:32:13 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
這些問題會隨著 "資歷" 和 "工作分配" 而有所不同,希望各位回答時可以說 小小說明一下。為什麼!!
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jiming + 3 好調查!期待好說明、好討論唷!

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2#
發表於 2007-5-29 16:13:18 | 只看該作者

我覺得喔......都要花很多時間啊......

我個人的感覺呢...這些工作當然必定隨著資歷和工作分配而有所不同,成正相關的啦!
$ o! h0 D7 z1 z8 D每一項都有每一項花時間的地方, 全部加起來就等於, Layout是個很花時間的工作,
0 _3 U3 N& U- I) i. y而我想大家應該都能贊同這一點吧!!* S0 d7 c# n3 f( k: r9 M% ?6 O% d
做元件當然花時間, 若是每次畫的製程不同, 那每次我可能都需要去讀design rule去把我要的元件依照rule做出來.
  W% J  I3 I0 j: `% k  r如果很不幸的今天我遇到的是我用一個不同的製程沒做過的元件, 可能我連該元件的組成是什麼都還不清楚,
8 a, L) N. ?& b) m" k/ A' w+ R那我可能得從根本的地方找起, 例如有哪些layer應該來組成該元件...等等的東西吧...
/ N* I8 p& Y- A5 L$ n% M) w3 U( Lplacement的話呢, 其實跟拉線, 整合, 和溝通都很有關係, 當然這些事情也都很花時間的.( y  Z- r8 t# i- T/ T* A* i
跟designer溝通, 可能這個是designer想要的, 可是因為某些理由我們不能這麼做;
# o( c% |7 ~+ @, ^在整合的時候才發現這個東西怎麼當初沒想到...所以可能要回去改些什麼的...8 h: q) @0 f- ?
在拉線的時候發現...我在排的時候怎麼疏忽掉這個東西以致於拉線很難拉,
2 s4 j6 ^6 e+ F$ I7 z或者拉出來的performance不好...等等的事情.# @+ m6 _9 R7 s6 |7 \
所以老實說, 沒有周詳的計畫過, 真的很難順利的把整個做好,3 `6 E$ T' {2 H9 |5 k- P) T
但是要如何才能做到周詳的計畫呢? 真的很困難耶...6 L/ [/ ~6 z9 }4 o/ _5 {+ w
或許DRC已經算是裡面比較好的一項了,5 S) y. M' @! y, o8 e2 D
但是LVS有時候的確很令人頭痛!!尤其是power/ground short的情況...@@9 u  M2 Q" s6 O
最後是改圖...基本上改圖不見得比重新畫容易...& ^4 Q* L  a# W) k! r
受到的限制更多, 要花的腦筋更多, 所以要花的時間可能也更多!!
) t2 h; e: U/ @" d& |; }. S但要是元件尺寸縮小的話, 或許會比較好一點點...不過...看情況吧,8 K7 j- |$ e/ {; k; o' i
不是每次都能遇到改小不改大的囉!!
* D5 ^* o, u' M  `4 t9 V
8 O- ^4 O. F) f+ l! i, d4 m. m小小淺見, 請路過先進指導!!+ @  X: Y% b* I
感激不盡!!

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jiming + 3 資深帶老手 老手帶新手

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3#
發表於 2007-5-29 22:28:13 | 只看該作者
元件 Device creation
. `& N, [5 h8 y' l% q1 K6 E基本上都是叫出來用可以了(如果CAD夠強的話 ),除了少數特殊規格需要手動畫5 V, ]7 ]$ ]' j+ H& V" N- W" R% d
但是並不會佔用太多時間。' i: f  n2 ^0 ]
排列 Placement
. ^) p2 _4 ^# G. O5 F; ^SUB BLOCK一般都還OK,因為擺法通常都不會有太大的差異9 N) L' I$ q9 E7 D3 j8 i
拉線 Wiring
9 y: b. k2 l( c; @! `& NPlacement做的好,拉線就比較輕鬆,除非digital線太多
$ T& Z- ^; E- o7 X. ~APR又不幫忙,時常弄得頭昏眼花 ( I8 Y9 q/ V4 d) `  `: q6 A
DRC debug
8 c+ j7 r5 ~/ M' [; q: ]6 q0 `  @在layout的時候就應該要避免這樣的問題6 C. @- F% R! X* w2 z; r
LVS debug
4 E2 U. F$ V# }. f: ^若使用Turbo VLE或新版Laker在佈局中就可以及早發現LVS的問題, b+ Z3 a+ G4 B9 V" T" m! a
當然有時還是會有一些LVS的問題,不過並不會花太多時間! u& P% _* d/ ?# E" |% l
比較有趣的是,有些老手在layout驗證過後,會把hierarchy給炸掉 $ z3 \- ^7 f: _3 r9 M
當有一天你要RE-LAYOUT的時候,TOP先來個LVS驗證OK
1 L# c( [. g- R2 b0 x進去要改電路,結果sub circuit都找不到
) D9 b, d0 Z- ^( s整合 Chip Integration9 S2 K  E! E$ K% X% ]
如果整顆CHIP都是自己來那問題比較少,因為自己做的最清楚  H, O0 V! W" s! U) ~5 M1 E
一般若是好幾個人一起來,那真的要好好溝通8 n3 b, M& `* u" _+ V7 u
要是最後兜不起來就慘了:o
4 k' W* Z: f) R+ C2 k" e溝通 communication
" V' K& @8 ^- `& u7 q4 p0 K非常重要
) U0 }$ N2 k# }" A% N; P  O改圖 Re-layout
: p  J9 K1 N$ A! G: FLAYOUT心中永遠的痛 : {* C! E  X0 E
1 Y4 b/ m! \6 [% g7 O
以上...報告完畢
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4#
 樓主| 發表於 2007-5-31 09:53:40 | 只看該作者
Dear 版主大大8 o: Y) N' U0 B: k2 ?
. ]/ x  A# k, ^1 p' b* J
這個調查可以請您幫忙 "置頂" 一下 讓更多人都可以加入這調查。
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5#
發表於 2007-6-14 16:37:38 | 只看該作者
各位大大好8 E7 D- l1 ?0 ?; Q/ @- J
我覺得在Layout時最花時間的工作是....
9 E" e& k/ @0 V; t% F% a. p就如同keeperv大大 , 所列出來的事項 ,
! m' p" y: t1 [2 p幾乎每個環節都很耗時並且耗工...
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6#
發表於 2007-6-17 01:33:27 | 只看該作者
我個人是認為"排列 Placement"這部份是最花時間
* X% Y8 ]( Z) m8 ~, b而且是一定要花時間去plan每個block
0 N7 V0 k/ o3 C/ b% _若能排得順, 相對拉線少、拉線距離短、面積使用就少
* a  B- o9 r, t/ r" t* o而且和designer之間的溝通更是不能少* X& \+ P: K. I. d5 A
designer要的是什麼?、其最初的整體規劃為何?..都得在case開始溝通好
, i5 E8 @4 p5 O* r' ?不然, 到最後只會變成忙盲茫...
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7#
 樓主| 發表於 2007-6-21 16:14:40 | 只看該作者
在下的小小看法. C. i& \7 E$ r% O" h& k9 j4 ?* k5 q
      
2 z# [/ }) `) k# D) ^1. Device Create 已經有很多東西可以加速,如 Mcell or Pcell 所以問題不大,有問題的情況可能是畫 "特殊" 的 Device 不熟才會花時間。) `# d& p, @# ~3 e
2 p# n/ ^, Z: m3 Z; W
2. DRC / LVS 只要作的夠久,除錯速度一般都ok ,只是LVS 常常是被 Designer 給的 netlist & schematic mismatch 搞到很不爽。
4 u' C7 F9 x5 ^# l
, T' \$ @4 i& v( U1 l: j9 f3.這個改圖的心情,就像是懶床,很想繼續睡,又不得不起床上班!  很想不要改圖,又不能不改。
* i% ?& r& g$ f( b2 E; w0 V3 b) I0 m! _& q" }5 R" u
4. 拉線,目前好像還沒有很特別的改善,沒辨法太自動。------>好累喔 5 {: s' y: _  c/ ]; b6 e' V6 B
; _+ C# [: Q  [/ r2 ~. l  q
5. Placement ,就好像新房子的裝潢一樣要先作好 Floor Plan 再來慢慢排,好的Placement 就像 上面majorjan 說的/ A, z9 L2 z8 k9 {& U6 Z
   <<若能排得順, 相對拉線少、拉線距離短、面積使用就少>># h1 d& |  Y+ h
    做不好的話,可能後頭線拉不出來或是不好拉時,說不定因此又要重新再排過一次。
9 L* H# E4 V" W   所以 這真的是要小心。
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8#
發表於 2007-6-21 16:20:27 | 只看該作者
那我這位路過的版主可不可以問一下.....8 V, k* r; B; ~% ?

+ y* N8 u% t! m: d, X  p! G( ?那一般而言大家覺得,哪家的產品,你們會覺得在 LAYOUT上的時間最短啊....
# w: J4 ]+ ]7 l4 ]) w; L4 r  ~* t$ n1 z
就只是覺得而已啦....或是時間上最長的也可以...$ _+ e) p  {8 P! `' ?8 V3 t

0 \4 z7 `0 {' E4 g# P要不要也順便分享一下LAYOUT時候的甘苦談啊~~~~
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9#
 樓主| 發表於 2007-6-21 17:19:45 | 只看該作者
就目前二大主流來說 看來是要這樣比
! ^" s) q& g3 ~. s- eLaker L1   V.S   Virtuso L     . R6 W5 }: E* e& o. K
Laker L2,L3   V.S   Virtuso XL   + C6 `, H9 P9 ]$ H
Laker DDL   V.S   Virtuso GXL
* G9 h2 y- O  E) V- ]: c2 E3 f  e/ V$ V6 d8 Z* T! ]
才分的出來。因為各有好壞吧
5 C8 D- r( E+ I. T# H- h# s( g7 G
3 O5 W& C, y# u2 z$ q$ T[ 本帖最後由 jauylmz 於 2007-6-21 05:41 PM 編輯 ]
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10#
發表於 2007-6-26 15:24:19 | 只看該作者
我個人認為是排列最為麻煩..... j8 }5 i! s" m" ?8 j
以 Virtuso 為例子...4 ^* {* f! h6 X0 A
排列的位置不但決定面積的大小...; S5 }7 z" S9 K- [
更會影響到拉線的方便性...
2 f1 [5 d7 P" z+ }& d以經驗來講...資歷夠久的人..
0 d! n% a. J% F1 S. H4 O1 {7 ?可以在排列的同時就想到接下來拉線的方便性..4 q' C7 O2 |( W& }
若排列已經出來了~~接下來的拉線就不會是多大的問題..
0 P" r, `) m0 `  a2 O0 v因此個人的意見...就是排列最需要花時間
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11#
發表於 2007-7-12 10:22:42 | 只看該作者
我覺得一開始在 做DEVICE 跟 placement 可能會比較花時間吧: B' D# v( F! d0 F' e! N  A
6 I9 I* t. S8 E/ N! B" v
像是一開始在做DEVICE..如果有舊的電路可以參考
7 [0 c! O! H1 f/ o, {! ], p$ o1 C
# ]* l0 K' m. T. C甚至可以直接套用 那當然是省事的多
* W7 j! {" H8 t: M
2 K- m) G( D% l; G7 F否則 還是一個個去建 感覺滿麻煩的^^"* W+ C4 c- E- ]! S! f6 B
1 D: E1 s1 a" [) s: M1 M
而 元件排列這方面...
$ N, L9 I# l: N$ K; j6 V2 ^6 u. z( S. \, l) K  O- y8 X
考慮到 拉線的便利性 面積大小 以及 電路特性等等問題$ @7 Q! a$ m  c/ s9 u" E2 u
2 O5 r& h% P* K0 m* g% ^
要是電路看不多 經驗有點不足- {  o+ V+ ~: [/ [4 h
3 [# p" T& ?9 U- P
在排列元件上 或許會比較花腦筋吧~

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參與人數 1Chipcoin +5 收起 理由
heavy91 + 5 希望你能繼續分享心得..^^&quot;

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12#
發表於 2007-7-23 18:52:59 | 只看該作者

劃 well, 最頭疼

元件有 pcell, 連綫有 line, 就是劃 well,最讓人頭疼
; d3 r/ ]* b! Y' t$ E有沒有什麽好的辦法?
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13#
發表於 2007-8-17 11:28:19 | 只看該作者
我是剛入行的新手,還不太了解這些具體的東西
- E- d4 |7 w3 j) i* L希望能跟各位大大多學習學習
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14#
發表於 2007-8-22 14:48:46 | 只看該作者
剛入門時我覺得排列零件是最頭痛的
3 @5 @5 M* F3 E% F. u0 `但日積月累後會漸漸順手,之後所遇的問題& W( R4 i/ f: A! }% }2 o0 P7 L
會因產品不同lay法也不同,現在的產品變成是; ~8 ]3 p+ w6 w
拉線是的的惡夢啦...
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15#
發表於 2007-8-28 11:04:09 | 只看該作者
個人覺得的是排列,從block內的device排列就可以
/ J+ a% o' @) g) W" U+ ~看出這個block是扁是瘦,進而要思考對週邊其他block
1 p" U! o. l. g  S的影響,也會因此考慮到chip的整合.
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16#
發表於 2007-10-16 10:05:48 | 只看該作者
个人觉得在layout最花时间和精力的应该在正式layout之前的准备工作
$ u1 y! s6 J! \9 E* K这些准备工作包括design rule 的学习,充分了解客户的意图。再就是我把placement也放在准备工作当中,很关键的一步- s/ s: A/ E, O
placement对后期layout是否顺利起很大作用,placement根据自己的经验,还要考虑客户改版的问题。( K( m5 J  P- Y& s9 y# f* a* O. f  R
由不到之处请指正
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17#
發表於 2007-10-16 17:04:34 | 只看該作者
我個人覺得溝通及排列是最花腦筋的,
& M1 M0 M: A8 k2 P. a/ K) X* L像零件的限制及板材的限制7 P; ]1 v1 f8 P( ]% @$ _
都會有所影響
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18#
發表於 2007-10-18 22:48:24 | 只看該作者
我認為在layout過程中,比較麻煩的地方是在子電路要組合成大電路時,排列所花的心血是滿多的/ ~1 \$ D9 _; M4 V+ G$ Q
,排列的好不好關係到子電路之間的走線,DRC ,LVS ,算是在過程中比較簡單的一環,DRC熟練" Z6 S9 [8 U+ e  y! L; O
design rules 錯誤就不太容易發生,LVS則是接線的問題了
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19#
發表於 2007-12-19 19:17:28 | 只看該作者
目前我只是學生,做過的LAYOUT數量也很少。( u( S% \4 }2 K% ]* ^
所以這只是我個人的看法嚕,我覺得LVS的Debug最難。. T% E! v6 v& v" q1 a
因為如果是DRC或許有時候會顯示出錯誤的地方,但是LVS只能慢慢看Report檔
: U" v; |! i/ F5 E* F4 V- @7 q  |這個對我而言真的是滿辛苦的工作。
+ o3 s7 X* P& h9 p, ?- g7 N: C( l  W/ C- e不過,找出BUG並且解決這種感覺,真的是爽阿。
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20#
發表於 2007-12-24 15:01:13 | 只看該作者
我覺得最怕的是先前的準備與溝通都達到共識,layout已經好了,最後designer說要重劃那真的是啞口無言!!
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