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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Layout設計討論區 › 有人可以分享POWERMOS的畫法嗎
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[問題求助] 有人可以分享POWERMOS的畫法嗎

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samgu
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1#
發表於 2010-5-17 10:19:20 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
我的layout工作，主要就是在畫POWERMOS
7 M+ @5 q0 ?. y2 a9 g. A工作這幾年間嘗試很多做法，但是一直無法找到# u, R* z2 B) y, G0 B8 t
一個最佳的layout,也可能因為我迷失了，希望可以透過大家的經驗，
0 v% C" _3 A) z7 \# j; ]7 F9 `激盪出一些新的想法，請大家賜教，謝謝# j& ~8 ~) f0 s
* ], i) N8 ^+ f1 X1 b
簡單說一下我的心得，
) T/ l8 p5 ^2 m( t0 F4 y1.若用MIN的RULE來畫MOS，相同的面積可以得到最大的width，最佳的Ron，最大的電流
  R  K4 K3 D' Y$ {   但是必須承受ESD是否會對MOS造成破壞，因為DCG為 MIN RULE
; N5 V" v1 N4 v4 S6 z4 Q, ~2.若為了兼顧ESD則會浪費面積，犧牲Ron
+ S  F4 @% D3 i1 R5 a: j3.若要兩者兼顧，面臨的問題則是 1.ESD rule 要放多大，2.butting contact and source contact 不足
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pph_cq
2#
發表於 2010-5-17 10:33:12 | 只看該作者
我们一般在最小rule基础上适当放大，比如最小contact to poly是0.4，我们可能会取1，如果觉得太浪费面积，可以用bent gate或waffle结构节省面积。
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shangyi
3#
發表於 2010-5-18 01:20:31 | 只看該作者
看過finger, waffle, 井型, 六角形的畫法+ ?( d, q- V( w: B7 ?' M

' r, c7 n7 r+ i- |那種比較好... 我也不清楚哩!
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腳踏
4#
發表於 2010-5-18 10:29:04 | 只看該作者
看過finger, waffle, 井型, 六角形的畫法
: n: f' h# h# s& v4 H  _4 l' Z  i$ s, A1 R# `+ v% U/ G2 n
那種比較好... 我也不清楚哩!
! ^; u% x3 M  \, B  _/ qshangyi 發表於 2010-5-18 01:20 AM

; d* `' N0 c6 J
% V$ G' H$ z6 r& A" ^% h% \( m: y: K- u
    我也想知道那一個比較好
/ `0 c& K- m2 V! c# @, D  E   有人知道嗎
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shmiyi
5#
發表於 2010-5-18 13:52:57 | 只看該作者
要從製程上研究MOS的變化~~
8 Y; U) w% n$ x0 l相同製程不家的MOS的參數變化不一~
+ @& B7 H8 r# p" @: R8 Q即代表I-V CURRENT
( Z4 T" ], f3 Z+ ?) [+ \所以我覺得好像不是看畫法- b  E- z# O1 [& o2 r" @7 J. {
要從看MOS的特性去研究~~
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6#
發表於 2010-5-19 14:15:49 | 只看該作者
感謝你們的分享~~~~~~~~~~~~~~~~~~~
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yuany
7#
發表於 2010-6-9 01:23:25 | 只看該作者
学习一下～～～~~~~, \) i7 B- H) |# k6 o
) f, {: v- N8 x% j1 {
呵呵
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8#
發表於 2010-8-7 09:10:44 | 只看該作者
Nmos放两列cont比较好，Pmos单列就ok啊，如果W比较小还可以另外做ESD
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9#
發表於 2010-8-9 10:20:23 | 只看該作者
回復 8# junxingyu 7 ]6 F( \; ~" z0 |& Y

5 E1 x& r+ i( M9 l& L這個說法倒是不了解！請問是經驗嗎？
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10#
發表於 2010-8-9 10:21:34 | 只看該作者
其實最有效（area最小）的是waffle, 井型, 六角形等，但是要process支持，還要留片驗證！
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11#
發表於 2012-3-1 20:27:54 | 只看該作者
感謝分享感謝分享感謝分享感謝分享
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photoss
12#
發表於 2012-4-9 20:27:53 | 只看該作者
最近正在研究powermos的畫法,挺受用的,感謝大大分享
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13#
發表於 2012-4-9 20:54:36 | 只看該作者
finger,井型, 六角形的畫法,再搭配ESD rule以1:4畫法,
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14#
發表於 2012-4-10 10:35:52 | 只看該作者
各位的这些方法请问有图片作参考吗？？没花过POWERMOS的表示很无奈啊= =
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photoss
15#
發表於 2012-4-10 17:17:21 | 只看該作者
现在急寻power mos画法现在急寻power mos画法
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930709
16#
發表於 2012-5-12 21:40:35 | 只看該作者
看是面積還是效能阿!!' I1 x+ d( o0 F  T6 C
可以給我一些不同的意見嗎?
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17#
發表於 2012-8-28 22:57:30 | 只看該作者
正學習POWERMOS的畫法，感謝分享！
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alex13
18#
發表於 2013-2-13 10:44:30 | 只看該作者
回復 10# semico_ljj $ S+ f/ Q; q4 e

. i3 e7 {/ k# |: n, S
6 @0 v" q6 S9 |0 R    小弟問一個蠢問題，Area最小是指Ron相同的前提下嗎?5 G( b2 g1 ]& q# e# @
感謝先進不吝指點，多謝!
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19#
發表於 2013-3-5 15:17:46 | 只看該作者
看不懂。我想只是PowerMos應該考慮的是散熱及最大電流吧。最大電流與線寬直接相關，散熱與面積直接相關，應該都有規格表可以参考吧。
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20#
發表於 2013-3-21 22:52:54 | 只看該作者
一般在最小rule基础上适当放大，比如最小contact to poly
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