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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Analog/RFIC討論區 › [問題]關於某篇文章設計capless LDO 的 PMOS
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[問題求助] [問題]關於某篇文章設計capless LDO 的 PMOS

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1#
發表於 2014-7-13 22:36:22 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
各位先進們: c/ [# @8 y2 @- p
                                                                                
( I: J; O" l& K+ k& V: @7 Y) J& z+ r請問有誰拜讀過Robert J. Milliken 在 IEEE Transaction on circuit and system
6 n! J* I+ o+ w                                                                                
/ V  e; T4 l' F5 V  l在2007年"Full on-chip CMOS Low-Dropout Voltage Regulator"，在文章的後面Table3  X  Y$ j- B0 q1 q; b+ C
                                                                                . J: w- F5 E- g) B3 V6 m
提到pass transistor 設計的尺寸W/L=40000 且只要流過10uA就可以得到Gmp=3.2mA/V
: s$ ]: E- F5 s6 Z& ^- ^                                                                                  t+ S6 W' v: o" |/ ]
以及CGS=100pF CGD=26pF ‧我是使用hspice模擬單顆電晶體，發現至少需要Id=100uA5 z" |, p% {! v. Q3 _$ f
                                                                                + Q; _: S& A& E6 M8 Y- y) Z' \* N
以上的電流才可以得到Gmp=mV/A等級的大小，還是我誤解他的意思，請各位先進指教一下
' C# I7 A4 z8 g* \5 B                                                                                # p0 ]" E& K' k' H
感謝
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2#
發表於 2014-7-30 15:02:50 | 只看該作者
跟bias條件有關
' B3 v- ~, m2 }/ q3 KW/L=40000, Id=10uA, PMOS是bias在weak inversion
% M( @/ a8 J* Ggm 本來就大% B' W5 l+ @, A3 }5 g2 ^/ Q8 S* l
至於模擬的方式, PMOS source 接3V, drain 接2.8V( v$ ^- @9 r- h' v3 h
掃gate電壓看電流, 找Id=10uA下的gm # ^6 |$ _0 B0 ?9 u4 f
前提是你的spice model 有cover weak inversion (通常不太準~)
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finster
3#
發表於 2014-9-19 08:39:48 | 只看該作者
這幾年的cap-less LDO走向運用adaptive biasing or dynamic biasing的研究方向
- N: ?. v9 \& l6 \5 A. ]( r6 G4 X2007年那篇算是比較早期的作法了% h) t# e8 j1 M/ L: u
且如同jackrabbit所言,PMOS's size那麼大又要能有那麼高的gm,確實是要在weak inversion,而且,那也要看Foundry所提供的device model是否夠精準,我前陣子在作cap-less LDO時,就曾發現用SPICE model和用Spectre model跑出來的結果差異甚大
, r# s. [# A) n# Z5 @# q8 {1 m6 K  Q( P後來仔細追究,發現是
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laasong
4#
發表於 2014-9-20 13:14:42 | 只看該作者
來看一看
& w" O0 a/ j5 F- a6 `capless ldo真的需要考慮更多的是  補償  voltage drop
0 C/ n- ?) B. r9 J傳統作法都是還會在layout有空間的地方塞一堆電容
0 X- Y2 I  `6 }8 m比較新的作法本身是還沒試過  畢竟  公司要的是做出來的時間而不是讓你慢慢研究阿QQ
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finster
5#
發表於 2014-9-21 11:43:24 | 只看該作者
現在的cap-less LDO走的是low quiescent current的error amplifier9 b, \, [9 l; Y8 g0 k
以前,error amplifier的quiescent current可能是20uA~40uA不等,但現在卻是要求要在低於10uA以下,甚至在某些condition下要在0.1uA下$ Z6 R7 e1 i3 u, d: p7 [! Q1 ?' w

) F: A4 x  f3 D# W8 L以前會覺得不合理,但,現在競爭對手都做出來了,相對的就會被要求朝此規格去設計,畢竟公司出錢請你,如果你又拿不出相對等的成績出來,想當然爾結果也可預想- b) T* z  O+ j) h7 g
這是RD的宿命
  V( X8 `) R% P) y1 p5 ~0 [9 }; L6 x! h
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hoodlum
6#
發表於 2014-9-24 12:50:33 | 只看該作者
cap-less, low quiescent current 有時跟要能快速response output voltage
( q5 d, _9 }+ z! Vdrop 同時滿足, 直接想還挺困難, 上來看看是否各位大大有獨到見解5 r2 W; f+ ~0 U; v# {+ N
可以學習一下
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8#
發表於 2015-8-29 21:29:55 | 只看該作者
又要馬兒好，又要馬兒不吃草，IC設計很多時候都要做『trade-off』。
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9#
發表於 2015-9-19 13:11:07 | 只看該作者
最近有一些需求，需要用到capless ldo，來參予討論一下
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10#
發表於 2016-6-25 22:51:24 | 只看該作者
感謝分享。我來研究研究一下
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11#
發表於 2016-8-12 00:59:41 | 只看該作者
感謝大大們的討論
3 B# M/ _( z% p3 ?% I4 G小弟來研究一下
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12#
發表於 2016-9-20 10:36:22 | 只看該作者
最近正研讀這類電路,還不清楚設計考量
' F1 J. J2 H* o9 ~1 M
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Juneje
13#
發表於 2016-12-6 16:19:12 | 只看該作者

! n( O" y* e2 M& T$ p2 eThanks for your sharing  It's a good reference for me.
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shuangzi
14#
發表於 2017-2-20 16:49:40 | 只看該作者
感謝分享。A good topic to discussed.
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shuangzi
15#
發表於 2017-2-20 16:51:52 | 只看該作者
大大見解獨到, Thank you8 Z6 @  M& o, `- t1 |$ g( N4 x8 t9 k
0 M& _+ O* ~- t
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16#
發表於 2018-12-6 17:18:28 | 只看該作者
最近讀這篇也有一堆問題 2 ?% u& C; M, p1 I+ A7 G+ S
極零點分析 和 電路的動作原理都有不清楚的地方
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mky95361
17#
發表於 2019-1-6 20:45:51 | 只看該作者
想看一下隱藏內容                     
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18#
發表於 2020-8-6 11:19:22 | 只看該作者
  看下  是 發現如何 設計  capless  LDO4 \# J" c3 l6 Y/ k# i, b( j% U! P

: L8 I9 b' W: c0 V
" f8 o& z. T4 ^2 M9 i$ A3 c/ x, `2 e1 |  ~
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20#
發表於 2021-2-5 14:27:40 | 只看該作者
想看一下隱藏內容;感謝分享;感謝參與討論,謝謝0 q+ J: \+ _, Q" `# z( A
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