[問題]關於某篇文章設計capless LDO 的 PMOS

jeff710203

各位先進們
( G' }/ Z: G9 P+ ?. o, r                                                                                
1 W9 W4 m% k. @3 k請問有誰拜讀過Robert J. Milliken 在 IEEE Transaction on circuit and system
                                                                                
$ e' S  W! s; ]' f9 n在2007年"Full on-chip CMOS Low-Dropout Voltage Regulator"，在文章的後面Table3
2 n) }$ m7 i0 z: i$ ]# d5 c                                                                                
) I/ R+ \% x# i2 l9 h$ s提到pass transistor 設計的尺寸W/L=40000 且只要流過10uA就可以得到Gmp=3.2mA/V
4 {$ ?- {& L% J) A' r                                                                                
以及CGS=100pF CGD=26pF ‧我是使用hspice模擬單顆電晶體，發現至少需要Id=100uA
                                                                                
以上的電流才可以得到Gmp=mV/A等級的大小，還是我誤解他的意思，請各位先進指教一下
" O7 ~3 F- w- d                                                                                
+ D3 m9 Q4 S2 T4 c4 r. `1 J% S感謝

jackrabbit

跟bias條件有關
W/L=40000, Id=10uA, PMOS是bias在weak inversion
* e9 ^0 x' g7 A, e8 i  \/ L! zgm 本來就大
至於模擬的方式, PMOS source 接3V, drain 接2.8V
掃gate電壓看電流, 找Id=10uA下的gm
. y( g- R5 B* K6 A, b; P7 t: b9 J1 v前提是你的spice model 有cover weak inversion (通常不太準~)

finster

這幾年的cap-less LDO走向運用adaptive biasing or dynamic biasing的研究方向
2007年那篇算是比較早期的作法了
1 G9 d! o! J0 F$ d9 u且如同jackrabbit所言,PMOS's size那麼大又要能有那麼高的gm,確實是要在weak inversion,而且,那也要看Foundry所提供的device model是否夠精準,我前陣子在作cap-less LDO時,就曾發現用SPICE model和用Spectre model跑出來的結果差異甚大
( G# h6 o) [; S  Y後來仔細追究,發現是

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laasong

來看一看
& z1 A3 W( J" K, n; {& B. qcapless ldo真的需要考慮更多的是  補償  voltage drop
, @% k) ^( l* J7 L9 ~傳統作法都是還會在layout有空間的地方塞一堆電容
5 N  g  Q  p$ Z比較新的作法本身是還沒試過  畢竟  公司要的是做出來的時間而不是讓你慢慢研究阿QQ

finster

現在的cap-less LDO走的是low quiescent current的error amplifier
, q7 f2 F% N) L1 P5 }以前,error amplifier的quiescent current可能是20uA~40uA不等,但現在卻是要求要在低於10uA以下,甚至在某些condition下要在0.1uA下
& x8 K: G9 D; `+ Z
8 U, i' M# Z& Z3 H" t9 z7 j以前會覺得不合理,但,現在競爭對手都做出來了,相對的就會被要求朝此規格去設計,畢竟公司出錢請你,如果你又拿不出相對等的成績出來,想當然爾結果也可預想
  }1 ]! @1 j8 W. n這是RD的宿命

, c! a$ u1 `. s& p4 C

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hoodlum

cap-less, low quiescent current 有時跟要能快速response output voltage
% Q; N4 p8 N" U. C# Q( `drop 同時滿足, 直接想還挺困難, 上來看看是否各位大大有獨到見解
$ m( _1 J- z% V' t3 |3 n( U可以學習一下

augusta

學 習 一 下

engineer

又要馬兒好，又要馬兒不吃草，IC設計很多時候都要做『trade-off』。

casper1983

最近有一些需求，需要用到capless ldo，來參予討論一下

大澤@FB

感謝分享。我來研究研究一下

何建頫@FB

感謝大大們的討論
) M$ ^$ J5 P9 z, B小弟來研究一下

martinlin1688

最近正研讀這類電路,還不清楚設計考量

Juneje

# _. }6 H! S0 f7 j1 m+ LThanks for your sharing  It's a good reference for me.

shuangzi

感謝分享。A good topic to discussed.

shuangzi

大大見解獨到, Thank you
  y& ?/ @# q6 K( |' [" v1 k3 K
: Z" o# l5 k! Y0 ?1 W' l

t3269713

最近讀這篇也有一堆問題
. z) r% p1 H' B. ]極零點分析 和 電路的動作原理都有不清楚的地方

mky95361

想看一下隱藏內容                     

andy2000a

  看下  是 發現如何 設計  capless  LDO
6 Z1 k5 J! [" T5 s& Y6 U1 f6 E

lin7237226

感謝分享~~

vindiesl2000

想看一下隱藏內容;感謝分享;感謝參與討論,謝謝
5 b6 m2 j' Z5 I% T3 k' g