|
我對這問題的理解如下: Q9 t0 ^# Y( |+ t; g4 \' i/ K
3 _ e$ C7 z% M2 R+ Z# }' X5 p% }1." y( |! N3 h1 a0 B5 Z% n% Q
CMOS製程 我們做出來的電路 如果正常工作 電流應該是會在 substrate 基底的表面流動.....! E: L0 W* P5 ?4 D& z
比方一個 反相器 如果正常工作時 不是PMOS開 NMOS關 就是NMOS開 PMOS關
Z6 j. A; z* R( f( D- k如果哪天 NMOS PMOS 都開, 那這個反相器 就無法正常工作了 (已經沒有反相的效果) - Q8 U ?+ C; ]" h" Q
輸出 OUT 那一點 PMOS NMOS的電流在 Fighting. 此時 電流正是從 VDD流到 VSS去...% a. S, c' T4 I3 N
' B) @6 `3 L$ p# y7 Q
2. 我原本預期電流只會在基底的表面流動.+ P6 {+ A, y7 l
但只要LATCH-UP現象一發生 電流卻會在 基底 底下 由 VDD 流到 VSS.... (正常電流流動在1F, 此時LATCH-UP, 電流是在B2或B3跑)
0 _8 |/ I% x. O( j5 G (這是我不想要發生的效應,只要一發生所有邏輯電路都不能正常工作了...)$ b! v! {4 r" P4 s: J8 u$ T
其他就麻煩您自己看教科書 SCR電路 等效於 CMOS 剖面圖的 相關說明, Latch-up是個不可逆的效應 只要發生 Chip就會死得不明不白...
" r$ r3 l( G+ W. y/ q- H3 @ 教科書上通常會寫 降低Rwell電阻或是降低寄生BJT Beta去壓制 Latch-up效應,
7 _0 P8 }' s1 g& n Layout上常見的作法就是每隔一段距離就要打 contact上去- A8 h+ Q# h7 s# a: `) _8 v
主旨就是在降低 Rwell電阻.% r$ a: i9 F+ \* m# d
不然就是要圍 Guard ring或 Double guard ring, 其中一個功用是 讓 SCR等效電路不要出現,自然就不會有 Latch-up的危險.
! l( C# y/ t: M5 i8 W$ y d, [5 G( x( g2 K2 E" [5 ^' p3 Y; V* ?8 `
如果這些內容有什麼遺漏或有誤的地方,也歡迎大家多補充.
9 Y( ]+ t0 f, u' P% \& i- f$ _
& ]8 ^2 V, X5 G) F0 v8 |% B[ 本帖最後由 yhchang 於 2008-3-20 08:37 AM 編輯 ] |
|