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我對這問題的理解如下:. m, p* d9 i9 y9 T9 }. }
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1.
% S' I4 k2 l% `1 n; j8 MCMOS製程 我們做出來的電路 如果正常工作 電流應該是會在 substrate 基底的表面流動.....% l. u0 Y1 D0 c( F. f S: ~# q
比方一個 反相器 如果正常工作時 不是PMOS開 NMOS關 就是NMOS開 PMOS關* W" M" ]; X8 t( f( d. X b4 T
如果哪天 NMOS PMOS 都開, 那這個反相器 就無法正常工作了 (已經沒有反相的效果) 5 i8 F; B4 S, ~8 N# r
輸出 OUT 那一點 PMOS NMOS的電流在 Fighting. 此時 電流正是從 VDD流到 VSS去...
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9 X) ?* Q) f% G3 f2. 我原本預期電流只會在基底的表面流動.
1 c/ }: I4 S/ b7 O! w6 s+ M 但只要LATCH-UP現象一發生 電流卻會在 基底 底下 由 VDD 流到 VSS.... (正常電流流動在1F, 此時LATCH-UP, 電流是在B2或B3跑)! Q6 k3 h* B" t) `1 @* r
(這是我不想要發生的效應,只要一發生所有邏輯電路都不能正常工作了...)+ J. |' c5 K* w* t/ @4 @
其他就麻煩您自己看教科書 SCR電路 等效於 CMOS 剖面圖的 相關說明, Latch-up是個不可逆的效應 只要發生 Chip就會死得不明不白...9 W3 E" \, D. J6 o+ k# a3 v
教科書上通常會寫 降低Rwell電阻或是降低寄生BJT Beta去壓制 Latch-up效應,
; s- ^- Y6 n, a" g* Y8 [1 M8 C) @ Layout上常見的作法就是每隔一段距離就要打 contact上去9 f2 j% C" [$ E, G [; D
主旨就是在降低 Rwell電阻.( ?$ ?5 d& V8 }6 ?1 D$ d% F
不然就是要圍 Guard ring或 Double guard ring, 其中一個功用是 讓 SCR等效電路不要出現,自然就不會有 Latch-up的危險.* C5 I: y' U. }* G2 j
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如果這些內容有什麼遺漏或有誤的地方,也歡迎大家多補充.
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[ 本帖最後由 yhchang 於 2008-3-20 08:37 AM 編輯 ] |
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