supply clamp and I/O clamp ESD

ywliaob

Supply clamp ESD need to  consider both holding and trigger voltage
I/O device clamp ESD need to consider only tyigger voltage

2 A) W8 c; Q6 u% o請問這是為什麼?有誰願意解釋一下
& e8 J- l# r- |! J感激不盡

m851055

I/O is trigger signal，Vdd node is constact voltage,so consider holding voltage

ywliaob

謝謝你的解答 總算瞭解囉∼∼
再請教一下
) G. Z: z! l# s, l' ]% D假如已經有對VSS與VDD的ESD 保護電路
; \5 Z4 e( x8 X還要需power clamp電路嗎???

skyboy

您的意思是否是指,  power pad 已經有保護電路, 是否還需要在一般 I/O Pad
裡做這個 device??
% I3 ^3 X3 ?: }4 A' t! N
7 w- f( n$ h1 s! v4 R% W曾經問過 foundry 的人, 基本上是能放就放, 不然在這個 mode 發生 ESD 時要
) e, t5 P! [3 Z4 j2 F8 ~2 L6 Q全部靠 power pad 的 power clamp 線路來釋放 ESD 效果可能不佳...
可以看一下 design rule 有沒有提到這段, 有些會規定 chip 單邊每一定的長度
power clamp device 的 width 累積要有多長...所以一般是除了 power pad 以外,
一般 I/O pad 能放都會放, 另外因為 floor plan 產生的縫隙也會儘可能塞這種 device..

寫了一堆, 不知道是不是您要問的問題...

ywliaob

foundry 提供的design rule 　是有規定power line 多長需搭配一個power clamp device
- d( `4 ^6 g9 h8 x經過你的解釋總算比較清楚~~
/ ~) _% |3 U! T4 Y4 j' N# U感恩~~

scy8080

原帖由 ywliaob 於 2007-8-28 12:08 PM 發表
2 |$ V; C! e1 k1 ?foundry 提供的design rule 　是有規定power line 多長需搭配一個power clamp device
經過你的解釋總算比較清楚~~
/ @( A' p9 \# J4 V' E3 ~& u) l感恩~~

$ m9 P( R9 h5 u% Z+ G2 Z. R
+ g& T' F- d. [+ i; n3 E) J; p, y
5 t9 y3 X1 b4 s4 \6 g3 b如果fab没有相关的designrule,经验值是多少？

odim

foundry的guideline基本上是1000um放一個,
! r: M3 Y! m7 T9 P1 b) {" V0 y# e6 C實際上的概念是任何IO對power clamp的metal 阻值小於3 Ohm,
而更先進的製程進一步規定需小於1 Ohm.

ritafung

請問你們使用哪一種類型的I/O cell設計?

1) Local cell (PDIO + NDIO) + RC trigger clamp
6 |2 f$ X1 L( c  `2) Local cell (GDPMOS + GGNMOS) + RC trigger clamp
3) Purely GGNMOS

For RC trigger clamp, how much RC do you design? My company needs 4KV HBM.

cthsu1

看是哪一家製程
RC設計大於 100ns 小於 1us 即可
4kV 的話  NMOS 要化大一些

semico_ljj

原帖由 odim 於 2008-3-20 09:56 PM 發表
foundry的guideline基本上是1000um放一個,
( c# i% Z- w+ A1 _7 c1 T實際上的概念是任何IO對power clamp的metal 阻值小於3 Ohm,
而更先進的製程進一步規定需小於1 Ohm.

3 e6 R9 S7 h  r9 s" |" H这个我也听说过，应该是比较好的经验值！不过power clamp的metal 阻值小於3 Ohm,比较难实现！

semico_ljj

原帖由 cthsu1 於 2008-9-8 11:15 PM 發表
/ z! V- ^: m: W8 ^) S$ f$ E5 }; w看是哪一家製程
RC設計大於 100ns 小於 1us 即可
4kV 的話  NMOS 要化大一些

0.5um process的话，到5KV没问题，0。35um以下4kv可能也可以！……………………

ritafung

我現在做的是0.13um,要4kV,而且是multi-power domain,有點困難...
Layout 的要求非常高! 但是永遠實際上是做不到~~~trade-off~~

semico_ljj

0.13um,要4kV?呵呵，有点难，不过论文上说可以到5K∼6K，可以查查看！